JP3210356B2 - データのゼロ判定装置 - Google Patents
データのゼロ判定装置Info
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- JP3210356B2 JP3210356B2 JP07257591A JP7257591A JP3210356B2 JP 3210356 B2 JP3210356 B2 JP 3210356B2 JP 07257591 A JP07257591 A JP 07257591A JP 7257591 A JP7257591 A JP 7257591A JP 3210356 B2 JP3210356 B2 JP 3210356B2
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Description
【０００１】
【産業上の利用分野】本発明は算術論理演算回路の処理
ビット数より多いビット長のデータについてゼロ判定を
行う情報処理をする装置に関する。従来、データの総て
のビットが“０”であるかどうかを判定するとき、算術
論理演算回路とその付加回路とにより行っていたが、演
算回路の処理ビット数よりビット数が多いとき長時間を
要した。前記の演算回路を使用しても簡易な構成で、且
つ短時間に処理できるゼロ判定装置を開発することが要
望された。
ビット数より多いビット長のデータについてゼロ判定を
行う情報処理をする装置に関する。従来、データの総て
のビットが“０”であるかどうかを判定するとき、算術
論理演算回路とその付加回路とにより行っていたが、演
算回路の処理ビット数よりビット数が多いとき長時間を
要した。前記の演算回路を使用しても簡易な構成で、且
つ短時間に処理できるゼロ判定装置を開発することが要
望された。
【０００２】
【従来の技術】各種のデータを扱う情報処理装置おい
て、取り扱うデータの総てのビットが“０”であるかど
うかを判定し、判定結果により次の処理を行うことが多
い。図３に示すブロック図は従来のゼロ判定装置の構成
を示す図である。図３において、１は算術論理演算回路
（ＡＬＵ）、２はデータ格納部、３はデータバス、４は
算術論理演算回路の動作制御回路、５はゼロ判定回路、
６はゼロフラグ格納回路、７はオア回路を示す。算術論
理演算回路１は２入力１出力の回路であるが、図３にお
いては１入力とし、且つ動作制御回路４の制御により出
力データビット数に等しいビット数の入力データをその
まま出力データとする。例えばｎビットの算術論理演算
回路１であれば、データ格納部２における２ｎビットの
データについて、その内のｎビットのデータをデータバ
ス３を介して算術論理演算回路１に印加し、同演算回路
１の出力データについてゼロ判定回路５が判定し、例え
ばすべて“０”であった旨の信号（例えば“Ｌ”）をゼ
ロフラグ格納回路６内に所定のアドレスを付して格納す
る。
て、取り扱うデータの総てのビットが“０”であるかど
うかを判定し、判定結果により次の処理を行うことが多
い。図３に示すブロック図は従来のゼロ判定装置の構成
を示す図である。図３において、１は算術論理演算回路
（ＡＬＵ）、２はデータ格納部、３はデータバス、４は
算術論理演算回路の動作制御回路、５はゼロ判定回路、
６はゼロフラグ格納回路、７はオア回路を示す。算術論
理演算回路１は２入力１出力の回路であるが、図３にお
いては１入力とし、且つ動作制御回路４の制御により出
力データビット数に等しいビット数の入力データをその
まま出力データとする。例えばｎビットの算術論理演算
回路１であれば、データ格納部２における２ｎビットの
データについて、その内のｎビットのデータをデータバ
ス３を介して算術論理演算回路１に印加し、同演算回路
１の出力データについてゼロ判定回路５が判定し、例え
ばすべて“０”であった旨の信号（例えば“Ｌ”）をゼ
ロフラグ格納回路６内に所定のアドレスを付して格納す
る。
【０００３】次に残余のｎビットデータについてデータ
バス３を介して同様に、算術論理演算回路１に印加す
る。同演算回路１の出力データに対しゼロ判定回路５が
判定し、ゼロフラグ格納回路６内の他のアドレスに格納
する。データ格納部２の格納データを総てゼロ判定した
とき、ゼロフラグ格納回路６内のデータに対しオア回路
７により演算を行う。ゼロ判定回路５の出力を前述のよ
うに“Ｌ”として格納しているとき、オア回路７の出力
が“Ｌ”であれば、データビットは総て“０”であるこ
とが判る。
バス３を介して同様に、算術論理演算回路１に印加す
る。同演算回路１の出力データに対しゼロ判定回路５が
判定し、ゼロフラグ格納回路６内の他のアドレスに格納
する。データ格納部２の格納データを総てゼロ判定した
とき、ゼロフラグ格納回路６内のデータに対しオア回路
７により演算を行う。ゼロ判定回路５の出力を前述のよ
うに“Ｌ”として格納しているとき、オア回路７の出力
が“Ｌ”であれば、データビットは総て“０”であるこ
とが判る。
【０００４】
【発明が解決しようとする課題】図３の回路によれば、
データ格納部のデータについて算術論理演算回路１の処
理ビット数毎にゼロ判定回路が動作し、各判定結果を格
納する回路と、更に多数回判断した結果についての演算
回路が必要であり、ハードウェアが増大化していた。ま
た処理サイクルが増加する欠点を有していた。
データ格納部のデータについて算術論理演算回路１の処
理ビット数毎にゼロ判定回路が動作し、各判定結果を格
納する回路と、更に多数回判断した結果についての演算
回路が必要であり、ハードウェアが増大化していた。ま
た処理サイクルが増加する欠点を有していた。
【０００５】本発明の目的は前述の欠点を改善し、算術
論理演算回路の処理可能ビット長の２倍以内のデータに
ついてそのゼロ判定を唯１回の処理で行うように構成し
たゼロ判定装置を提供することにある。
論理演算回路の処理可能ビット長の２倍以内のデータに
ついてそのゼロ判定を唯１回の処理で行うように構成し
たゼロ判定装置を提供することにある。
【０００６】
【課題を解決するための手段】図１は本発明の原理構成
を示す図である。図１において、１は算術論理演算回
路、1-1,1-2 は算術論理演算回路の入力端子、1-3 は同
出力回路、２はデータ格納部、３はデータバス、４は算
術論理演算回路制御部、５はゼロ判定回路、８は算術論
理演算回路の出力バッファを示す。１以上の正整数をｎ
として、ｎビットの入力端子を２個1-1,1-2 有する算術
論理演算回路１と、該算術論理演算回路１の出力データ
端子1-3 がすべて“０”であるかどうかの判定を行うゼ
ロ判定回路５とを具備するデータのゼロ判定装置におい
て、本発明は下記の構成とする。即ち、算術論理演算回
路１はオア演算可能に制御され、ビット長２ｎのデータ
格納部２のデータをｎビットずつ各入力端子1-1,1-2 に
印加し、前記算術論理演算回路１の出力データについて
ゼロ判定回路５が判定することで構成する。
を示す図である。図１において、１は算術論理演算回
路、1-1,1-2 は算術論理演算回路の入力端子、1-3 は同
出力回路、２はデータ格納部、３はデータバス、４は算
術論理演算回路制御部、５はゼロ判定回路、８は算術論
理演算回路の出力バッファを示す。１以上の正整数をｎ
として、ｎビットの入力端子を２個1-1,1-2 有する算術
論理演算回路１と、該算術論理演算回路１の出力データ
端子1-3 がすべて“０”であるかどうかの判定を行うゼ
ロ判定回路５とを具備するデータのゼロ判定装置におい
て、本発明は下記の構成とする。即ち、算術論理演算回
路１はオア演算可能に制御され、ビット長２ｎのデータ
格納部２のデータをｎビットずつ各入力端子1-1,1-2 に
印加し、前記算術論理演算回路１の出力データについて
ゼロ判定回路５が判定することで構成する。
【０００７】
【作用】図１に示す算術論理演算回路１はその制御部４
によって予めオア演算を行うように制御されている。そ
の演算回路１の入力端子1-1,1-2 に対しデータ格納部２
からの２ｎビットデータを、ｎビットずつデータバス３
を介して入力する。演算回路１の演算結果の出力はｎビ
ットであって、それを出力バッファ８に取込んでおく。
バッファ８のデータについてゼロ判定回路５により総て
のビットが“０”であるかどうかを判定する。“０”で
あると判定すれば、２ｎビットのデータが総て“０”で
あると判定できる。
によって予めオア演算を行うように制御されている。そ
の演算回路１の入力端子1-1,1-2 に対しデータ格納部２
からの２ｎビットデータを、ｎビットずつデータバス３
を介して入力する。演算回路１の演算結果の出力はｎビ
ットであって、それを出力バッファ８に取込んでおく。
バッファ８のデータについてゼロ判定回路５により総て
のビットが“０”であるかどうかを判定する。“０”で
あると判定すれば、２ｎビットのデータが総て“０”で
あると判定できる。
【０００８】
【実施例】図２は本発明の実施例としてデータ格納部２
に格納されるデータのビット長が丁度２ｎではない場合
を示す図である。図２において、データ長が２ｎ−１ビ
ットであるとき、ｎ−１ビットをデータ格納部の上位側
に、残りのｎビットを同下位側に格納する。そのときデ
ータ格納部の上位側ｎビットのＭＳＢを“０”と格納
し、第２ビットよりＬＳＢの方向に向かってデータを格
納する。このようにして２ｎビット長のデータを得てか
ら、上位ｎビットを図１の算術論理演算回路の一方の入
力端子に、また下位ｎビットを同他方の入力端子に印加
する。その後は算術論理演算回路がオア演算を行うから
容易にゼロ判定ができる。
に格納されるデータのビット長が丁度２ｎではない場合
を示す図である。図２において、データ長が２ｎ−１ビ
ットであるとき、ｎ−１ビットをデータ格納部の上位側
に、残りのｎビットを同下位側に格納する。そのときデ
ータ格納部の上位側ｎビットのＭＳＢを“０”と格納
し、第２ビットよりＬＳＢの方向に向かってデータを格
納する。このようにして２ｎビット長のデータを得てか
ら、上位ｎビットを図１の算術論理演算回路の一方の入
力端子に、また下位ｎビットを同他方の入力端子に印加
する。その後は算術論理演算回路がオア演算を行うから
容易にゼロ判定ができる。
【０００９】本発明において算術論理演算回路の入力端
子はｎビットずつ印加され、データバスのバス幅はｎ、
データ格納部の容量は２ｎであって、ｎは１以上の正の
整数であるから、ゼロ判定動作を行うデータのビット長
は奇数であっても容易に対処でき、ビット長範囲は極め
て大きい。
子はｎビットずつ印加され、データバスのバス幅はｎ、
データ格納部の容量は２ｎであって、ｎは１以上の正の
整数であるから、ゼロ判定動作を行うデータのビット長
は奇数であっても容易に対処でき、ビット長範囲は極め
て大きい。
【００１０】
【発明の効果】このようにして本発明によると、予め算
術論理演算回路の動作をオア演算用に制御しておくのみ
で、算術論理演算回路の入力端子におけるビット数をｎ
としたとき、ｎ以上２ｎビットのデータについてオア演
算１回のみという短時間にゼロ判定を行うことができ
る。そして従来と比較しゼロ判定結果の一次的な記憶部
・記憶部データに対するオア回路などが不要のため、装
置が簡略化できる。
術論理演算回路の動作をオア演算用に制御しておくのみ
で、算術論理演算回路の入力端子におけるビット数をｎ
としたとき、ｎ以上２ｎビットのデータについてオア演
算１回のみという短時間にゼロ判定を行うことができ
る。そして従来と比較しゼロ判定結果の一次的な記憶部
・記憶部データに対するオア回路などが不要のため、装
置が簡略化できる。
【図１】本発明の原理構成を示す図である。
【図２】本発明の実施例として、データ格納部の構成を
示す図である。
示す図である。
【図３】従来のゼロ判定装置の構成を示す図である。
１ 算術論理演算回路 1-1,1-2 演算回路の入力端子 1-3 演算回路の出力端子 ２ データ格納部 ４ 演算回路の動作制御部 ５ ゼロ判定回路 ８ 出力バッファ
Claims (2)
- 【請求項１】 １以上の正整数をｎとして、ｎビットの
入力端子を２個(1-1)(1-2)有する算術論理演算回路(1)
と、該算術論理演算回路(1) の出力データ端子(1-3) が
すべて“０”であるかどうかの判定を行うゼロ判定回路
(5) とを具備するデータのゼロ判定装置において、該算
術論理演算回路(1) はオア演算可能に制御され、ビット
長２ｎのデータ格納部(2) のデータをｎビットずつ各入
力端子(1-1)(1-2)に印加し、前記算術論理演算回路(1)
の出力データについてゼロ判定回路(5) が判定すること
を特徴とするデータのゼロ判定装置。 - 【請求項２】請求項１記載のデータとしてビット長が２
ｎ−１であれば、データ格納部のＭＳＢ１ビットを
“０”として、データ格納部の残余部分にデータを格納
し２ｎビット長のデータを得てからゼロ判定を行うこと
を特徴とするデータのゼロ判定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07257591A JP3210356B2 (ja) | 1991-03-12 | 1991-03-12 | データのゼロ判定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07257591A JP3210356B2 (ja) | 1991-03-12 | 1991-03-12 | データのゼロ判定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04283828A JPH04283828A (ja) | 1992-10-08 |
| JP3210356B2 true JP3210356B2 (ja) | 2001-09-17 |
Family
ID=13493321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07257591A Expired - Fee Related JP3210356B2 (ja) | 1991-03-12 | 1991-03-12 | データのゼロ判定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3210356B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101439804B1 (ko) * | 2010-12-27 | 2014-09-11 | 미쓰비시덴키 가부시키가이샤 | 연산 장치, 연산 장치의 타원 스칼라 곱셈 방법, 타원 스칼라 곱셈 프로그램이 기록된 컴퓨터 판독 가능한 기록 매체, 연산 장치의 잉여 연산 방법 및 잉여 연산 프로그램이 기록된 컴퓨터 판독 가능한 기록 매체 |
-
1991
- 1991-03-12 JP JP07257591A patent/JP3210356B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04283828A (ja) | 1992-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010703 |
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