JPH0778725B2 - モジュロ演算装置 - Google Patents

モジュロ演算装置

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JPH0778725B2
JPH0778725B2 JP61066998A JP6699886A JPH0778725B2 JP H0778725 B2 JPH0778725 B2 JP H0778725B2 JP 61066998 A JP61066998 A JP 61066998A JP 6699886 A JP6699886 A JP 6699886A JP H0778725 B2 JPH0778725 B2 JP H0778725B2
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モトローラ・インコーポレーテツド
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一般的にはモジユロ演算に関するものであ
り、更に詳しく云うと任意オフセツトおよびモジユロ値
を有するモジユロ演算を実施するモジユロ演算装置（A
U）に関する。
［発明の概要］ 複数のモジユロのうちの選択された１つにおける２つの
任意値数の和又は差を与えるモジユロ演算装置が提供さ
れている。各モジユラスは上限および下限および中間値
範囲を有する。第１加算器および第２加算器が具えられ
ており、上限又は下限の可能なラツプアラウンドに対し
て補償されない、又は補償される出力をそれぞれ与え
る。第１および第２加算器の選択的中間けた上げ信号の
値に応じてラツプアラウンドが計算中に起きたかどうか
を検出するために制御回路が用いられている。制御回路
に応答して第１および第２加算器の出力のうちの選択さ
れた１つとして正しい出力が与えられる。
［従来の技術］ 電子回路におけるデータ計算は一般にモジユロ演算によ
つて実施される。抽象的な数学的意味では、“モジユロ
M"演算は基数Ｍに対する数体系を用いる。但し、その数
体系の各けたは０〜（Ｍ−１）の範囲内の所定値によつ
て表わされ、Ｍは整数である。“（Ｎ）モジユロM"の表
現は本質的には基数Ｍに対するＮの“剰余”に等しい。
例えば、表現（12）モジユロ10は２に等しい。（Ｒ±
Ｎ）モジユロＭの計算は、その各々が０〜（Ｍ−１）の
範囲内にある数ＲおよびＮについて行われるので、その
結果もまた定められた範囲内の数でなければならない。
もし範囲の下限値Ｌが零に等しくないならば、算術計算
の結果えられるモジユロ値はもはや厳密な意味では剰余
値に等しくない。その結果は下限値Ｌによつて０からオ
フセツトされ、モジユロ算術計算は下記に等しくなる。
〔（Ｒ±Ｎ−Ｌ）モジユロＭ〕＋Ｌ モジユロ演算は普通はアドレス計算を行うために信号処
理およびデータプロセツサに用いられる。アドレス計算
はデータ記憶手段におけるデータにアクセスするために
整数値について行われる。データ記憶手段は線形アドレ
ス指定能力を有する従来のメモリ回路によつて一般に実
施される。線形演算はデータプロセツサに一般に見出さ
れる演算形式であり、一般的には従来の２の補数２進算
術演算によつて実施される。しかし、線形演算は循環バ
ツフア，待ち行列又はFIFO（先入れ先出し方式）のよう
なメモリにおけるデータ構造を直接に実施するものでは
ない。これは線形演算はアドレスを定められた範囲内に
維持するために“ラツプアラウンド（循環）”演算を行
う能力を提供しないからである。これとは対照的に、モ
ジユロ演算はオーバヘツドなしにラツプアラウンド演算
を提供することによつて従来のメモリ回路においてこれ
らの種類のデータ構造を実施する。従つて、これらの有
用なデータ構造を作るためにはモジユロアドレス指定を
用いることが望ましいことがしばしばある。
モジユロアドレス指定は一般的には線形演算を用いるソ
フトウエアで実施される。代表的なマイクロプロセツサ
はモジユロアドレス指定を実施するために線形アドレス
指定を用いる。循環バツフア又は待ち行列はオフセツト
値によつてアドレスポインタを増分させ、連続する各増
分値と第１限界値とを比較する比較器を用いて一般に実
施される。第１限界値に達すると、ラツプアラウンド値
を表わす第２限界値が与えられるので、結果（resultan
t）は所定範囲内にとどまつている。この種類のアドレ
ス指定はまた文献上“循環バツフアアドレス指定",“待
ち行列アドレス指定”および“FIFOアドレス指定”とし
ても知られる。しかし、線形演算を用いるモジユロアド
レス指定の実施は一般にデータアクセスあたり最低４つ
のソフトウエア命令を必要とする。従つてそのようなデ
ータ構造をしばしばアクセスする場合には大量のオーバ
ヘツドが存在する。
［発明が解決しようとする課題］ 従つて、本発明の目的は任意のオフセツトおよびモジユ
ロ値を有する改良されたモジユロ演算装置（AU）を提供
することである。
本発明のもう１つの目的は、任意のオフセツトおよびモ
ジユロ値を有するモジユロ演算を実施し必要とされる回
路量を最小にする改良されたモジユロ演算装置を提供す
ることである。
本発明の更にもう１つの目的は改良された速度特性を有
するモジユロ演算を行う改良されたモジユロ演算装置を
提供することである。
［課題を解決するための手段］ 本発明のこれらの目的および他の目的を達成するため
に、第１および第２の数の和および差を与えるモジユロ
Ｍ演算装置が１つの形で提供されている。第１の数はＭ
に関連した上限と下限を有する所定範囲内にある数値を
有しなければならない。但し、Ｍは複数の所定モジユラ
スのうちの選択された１つである。第２の数はモジユラ
スＭより小さいか又はＭに等しい絶対値を有しなければ
ならない。第１加算器は第１および第２の数を選択的に
受けとり、算術演算制御信号に応答して第２の数を加算
又は減算する。第１加算器はランク付けされた複数の第
１けた上げビツトおよびランク付けされた複数の第１出
力ビツトを与え、第１出力ビツトは出力値表現がモジユ
ラスによつて定められた値の範囲内にあるかどうかには
関係なく第１および第２の数の算術的又は差を表わす。
従つて、第１出力ビツトはモジユラスラツプアラウンド
が起きなかつたと想定した場合の結果を表わす。第１モ
ジユロ制御手段は第１加算器に結合され、第１けた上げ
ビツトおよび複数のモジユラス制御ビツトの両方に応答
して第１けた上げ制御ビツトを与える。選択されたモジ
ユラスＭのビツトは復号されてモジユラス制御ビツトを
与える。第２加算器は第１出力ビツトおよびモジユラス
Ｍのビツトを選択的に受けとり、第２の数の符号および
算術演算制御信号に応答して第１出力ビツトにモジユロ
ビツトを加算するか、又は第１出力ビツトからモジユロ
ビツトを減算する。第２加算器はランク付けされた複数
の第２けた上げビツトおよびランク付けされた複数の第
２出力ビツトを与え、第２出力ビツトはモジユロラツプ
アラウンドが起きたと想定して第１および第２の数の算
術的および差を表わす。第２モジユロ制御手段は第２加
算器に結合され、第２けた上げビツトおよび複数のモジ
ユラス制御ビツトの両方に応答して第２けた上げ制御ビ
ツトを与える。多重化された制御手段が第１および第２
加算器および第１および第２モジユロ制御手段に結合さ
れ、第１および第２けた上げ制御ビツトおよび第２の数
の符号に応答して複数の第１および第２出力ビツトのう
ちの１つを選択的に与える。
従つて、本願発明の構成は以下に示す通りである。即
ち、第１および第２入力数（ＲとＮ）の和又は差として
出力数（Ａ）を与え、前記第１入力数および出力数は複
数の所定のモジユラス数のうちの選択された１つに関連
して上限および下限を有する所定範囲内にあり、前記第
２数は選択されたモジユラス数より小さいか又はそのモ
ジユラス数に等しい絶対値を有し、前記和又は差を上限
又は下限に近づくか又は上限又は下限をラツプアラウン
ドするモジユロ演算装置（20）において、 各々正もしくは負の数である第１および第２入力数を選
択的に受信する入力を有していて前記第１および第２入
力数を加算又は減算し、第１和数又は差数およびランク
付けされた複数の第１けた上げ信号のうちの少なくとも
１つの第１けた上げ信号を提供し、前記第１和数は第１
および第２入力数の線形演算和又は差を表わす第１加算
器手段（21）と、 第１和数又は差数および選択されたモジユラス数を選択
的に受信する入力を有していて前記第１和数又は差数か
らモジユラス数を減算するか、又は前記第１和数又は差
数へモジユラス数を加算し、第２和数又は差数およびラ
ンク付けされた複数の第２けた上げ信号のうちの少なく
とも１つの第２けた上げ信号を提供し、前記第２和数又
は差数は第１および第２入力数のモジユロ演算和又は差
を表わす第２加算器手段（23）と、 選択されたモジユラス数を受信し、それに応じて制御信
号を与えるデコーダ手段（27）と、 第１加算器手段（21）および第２加算器手段（23）、お
よびデコーダ手段（27）に結合され、第１および第２け
た上げ信号と制御信号を選択的に受信し、線形演算和又
はモジユロ演算和の内の一方を、出力和（Ａ）として選
択するために、第１および第２入力数の和から生じる上
限のラツプアラウンドを選択的に検出する制御手段（2
5,29,31）と、 を具えることを特徴とするモジユロ演算装置としての構
成を有する。
上記の、およびその他の目的，特徴および利点は、添付
の図面とともに下記の詳細な説明から更に明らかになる
ものと思われる。
［実施例］ 第１図には数学的計算（Ｒ＋Ｎ）モジユロＭを行うため
の技術上知られているモジユロ演算装置10が示されてい
る。加算器11は数Ｒを受けとるための第１入力および数
Ｎを受けとるための第２入力を有する。加算器11の和出
力は比較器12の第１入力および出力マルチプレクサ回路
13の第１入力の両方に接続されている。モジユラスＭの
所定の上限は比較器12の第２入力に結合され、モジユラ
スＭの所定の下限は出力マルチプレクサ13の第２入力に
結合されている。比較器12の出力は出力マルチプレクサ
回路13の制御入力に接続されている。出力マルチプレク
サ回路13の出力は（Ｒ＋Ｎ）モジユロＭの値に等しい出
力値Ａを与える。
動作すると、数Ｒは入力データ値を表わし、ＮはＲに加
算される更新値を表わすかもしれない。“Ｒ′”という
ラベルが付いている加算器11の出力値は、和がモジユラ
スの所定の上限と交差しなかつたら、又はその上限をラ
ツプアラウンドしなかつたら和の正しい値を表わす。従
つて、ラツプアラウンドが起きたかどうかを決定するた
めに、比較器12は和の値と所定の上限とを比較して上限
の交差が起きたかどうかを決定する。電子ハードウエア
の立場からみると、和が許容されたモジユロ範囲内にと
どまつていたかどうかを決定する回路が必要である。比
較器12が和の値がモジユラスの範囲外にあると決定する
と、出力選択回路信号が与えられ、出力マルチプレクサ
回路13にモジユラスの範囲外にある和の値を出力させる
のではなく出力和Ａとして下限値を代用させる。
モジユロ演算装置10に伴う短所は、図示されていない複
数の記憶レジスタが上限値および下限値を記憶するのに
必要であるということである。この結果、多数のモジユ
ロ範囲が定められると、大量の追加記憶回路が必要にな
る。更に、モジユロ演算装置10のより重大な短所は、モ
ジユロ演算装置10は１の値だけ増分するよう限定されて
いるということである。換言すると、モジユロ演算装置
10の出力値Ａを正しいものとするためには、オフセツト
Ｎの値を常に１に等しくしなければならない。Ｎの値に
関するこの制限は、比較器12によつてオーバフローが検
出された場合出力マルチプレクサ回路13は単一の値しか
代用しないかもしれないという事実によつて起きる。モ
ジユロ演算装置におけるオフセツト又は増加量が１の値
に制限されると、モジユロアドレス指定およびその他の
応用の柔軟性が著しく制限される。更に、増分ならびに
減分するために、上限値および下限値がモジユロ演算装
置10に結合される位置を切換えるために追加論理が必要
となる。従つて、モジユロ演算装置10は任意のオフセツ
トおよびモジユロ値を与えることができない。
第２図には演算（Ｒ±Ｎ）モジユロＭを行い、任意のオ
フセツトおよびモジユロ値をもつたモジユロ算術演算を
行うモジユロ演算装置が示されている。ｎビツト加算器
回路21（但しｎは整数）は“R"というラベルが付いてい
る第１入力，“±N"というラベルが付いている第２入
力，“S"というラベルが付いている第１出力，および
“C"というラベルが付いている第２出力を有する。ｎビ
ツト加算器回路21の第１出力はマルチプレクサ回路22の
第１入力およびｎビツト加算器回路23の第１入力の両方
に接続されている。ｎビツト加算器回路23の第２入力は
モジユラスを表わす“±M"というラベルが付いている２
進数に接続されている。“S"というラベルが付いている
ｎビツト加算器回路23の第１出力はマルチプレクサ回路
22の第２入力に接続され、ｎビツト加算器回路23の第２
出力には“C"というラベルが付いている。ｎビツト加算
器回路21の第２出力はモジユロ／けた上げ制御回路25の
第１入力に接続されている。ｎビツト加算器回路23の第
２出力はモジユロ／けた上げ制御回路29の第１入力に接
続されている。モジユラスＭの２進表示はモジユロデコ
ーダ回路27の入力に接続される。デコーダ回路27の出力
はモジユロ／けた上げ制御回路25の第２入力およびモジ
ユロ／けた上げ制御回路29の第２入力の両方に接続され
ている。“CB1"というラベルが付いているモジユロ／け
た上げ制御回路25の出力は制御論理回路31の第１入力に
接続されている。“CB2"というラベルが付いているモジ
ユロ／けた上げ制御回路29の出力は制御論理回路31の第
２入力に接続されている。“増分／減分”というラベル
が付いている増分／減分制御信号は制御論理回路31の第
３入力に接続され、“正／負”というラベルが付いてい
る正／負制御信号は制御論理回路31の第４入力に接続さ
れる。制御論理回路31の出力はマルチプレクサ回路22の
第３入力に接続されている。マルチプレクサ回路22の出
力は“A"というラベルが付いている結果を与え、これは
（Ｒ±Ｎ）モジユロＭに等しい。
動作すると、モジユロ演算装置20は値（Ｒ±Ｎ）モジユ
ロＭを計算する。但し、R,NおよびＭは任意に選択され
た値であり、変えることができる。Ｎの値に関する唯一
の制約は、Ｎの絶対値がＭよりか小さいか、又はＭに等
しくなければならないということだけである。しかし、
この制約は実際的問題としては制限的なものではないこ
とを下記に示す。上述したように、モジユロＭ演算にお
いては、加算および減算演算は下限から上限まで変化す
る値の一定範囲で行われる。モジユラスは上限と下限の
差に１を加算したものと定義されている。ｎビツト加算
器回路21は線形演算における（Ｒ＋Ｎ）または（Ｒ−
Ｎ）の演算値を計算するように機能する。（Ｒ＋Ｎ）ま
たは（Ｒ−Ｎ）の値が上限又は下限においてラツプアラ
ウンドを起こさないと想定すると、ｎビツト加算器回路
21によつて与えられる結果はモジユロ演算装置20の適当
な出力値である。ｎビツト加算器回路23はラツプアラウ
ンドが存在することを想定することによつて機能し、更
にモジユラスを減算又は加算することによつてそれぞれ
〔（Ｒ＋Ｎ）−Ｍ〕又は〔（Ｒ−Ｎ）＋Ｍ〕の値を計算
する。モジユロ演算装置20の残りの回路は、両方のｎビ
ツト加算器回路21および23が発生させた所定の中間けた
上げビツトに基づいて境界のラツプアラウンドが起きた
かどうかを決定しマルチプレクサ回路22の第１および第
２の計算された入力のうちの正しい１つを出力するよう
に機能する。
図示された形では、所定のモジユロはモジユロ範囲の下
限の許容しうる値に対して制限を加える。モジユロ範囲
の下限はkLSBsにおいてすべて零を有しなければならず
（但しｋは整数）、2kはモジユラスＭより大きいか、又
はＭに等しくなければならない。従つて、下限はX2 kに
等しくなければならない（但しＸは負でない整数であ
る）。下限が零でないと、下限の2kLSBsは零に等しく、
上限の2kLSBsは（Ｍ−１）に等しい。ｎビツト数の残り
のMSBsは任意であり、各所定モジユロ値Ｍに対して複数
のモジユロ範囲を与える。下限に２のベキの倍数である
値をもたせることによつて、境界がいつ交差されるかの
決定は最下位けた上げビツトを復号することによつて容
易に下すことができる。本発明は２進化10進数（BCD）
などのような非２進演算を用いて実施してもよいという
ことが明らかになるはずである。非２進演算応用では、
上記の２のベキの倍数と定義された下限の基数（base）
はそれに応じて変化する。各下限に対する既知の値を用
いると、各計算値と記憶された下限値との追加の比較は
避けられる。従つて、任意のオフセツトおよびモジユロ
値によるモジユロ演算は上限値および下限値のための記
憶手段を必要としないで行うことができる。
定められた下限値の結果として、ｎビツト加算器回路21
および23によつて与えられた２つの出力のうちの正しい
出力Ａの選択の簡単な１組の原則に従う。数Ｎが正のＮ
だけ増分しつつある場合には、加算器21からの出力（Ｒ
＋Ｎ）のkLSBsが正の方向にオーバフローせず、ｎビツ
ト加算器回路23からの出力（Ｒ＋Ｎ−Ｍ）のkLSBsが負
の方向にオーバフローすると上限のラツプアラウンドは
起きない。ｎビツト加算器回路21からの出力（Ｒ＋Ｎ）
のkLSBsが正の方向にオーバフローするか、又は加算器2
3からの出力（Ｒ＋Ｎ−Ｍ）のkLSBsが負の方向にアンダ
フローしないと、上限のラツプアラウンドが起きる。こ
の状態の決定はｎビツト加算器回路21および23のkLSBs
のけた上げビツトを調べることによつて容易に下すこと
ができる。数Ｒが負のＮだけ減分されつつある場合に
も、同じ原則が上限のラツプアラウンドにも適用する。
同様に、数Ｒが正のＮだけ減分されつつある場合には、
ｎビツト加算器回路21からの出力（Ｒ−Ｎ）のkLSBsが
負の方向にオーバフローしなければ下限のラツプアラウ
ンドは起きない。加算器21からの出力（Ｒ−Ｎ）のkLSB
sが負の方向にオーバフローすると下限のラツプアラウ
ンドが起きる。数Ｒの負のＮだけ増分されつつある場合
にも同じ原則が下限のラツプアラウンドについて適用す
る。下限のラツプアラウンドを検出するには加算器のけ
た上げ出力（carry−out）ビツトは不必要であるという
点に注目すべきである。正方向のオーバフローはけた上
げ出力ビツトの存在によつて検出されるかもしれず、負
方向のオーバフローは借りを示すけた上げ出力ビツトの
存在しないことによつて検出されるかもしれない。
第３図には本発明の原理を更に示すため第２図のモジユ
ロ演算装置20の特定の４ビツト実施が示されている。本
発明は第３図の点によつて示されているように任意のビ
ツトサイズを表わす任意の数の全加算器回路を用いて実
施することができる。しかし、図解のため代表的な数の
モジユロを４つの全加算器に関連して説明する。ｎビツ
ト加算器回路21は４つのランクづけされた全加算器回路
40,41,42および43を含む。全加算器40は加算器21の最下
位加算器回路である。増分／減分制御信号INC/DECは全
加算器回路40のけた上げ入力端子および複数の排他的オ
アゲート46,47,48および49の各第１入力に結合される。
R0,R1,R2およびR3というラベルが付いている入力数Ｒの
４つの最下位ビツトのうちの所定の１つが全加算器回路
40,41,42および43の“A"というラベルが付いている第１
入力にそれぞれ接続される。ビツトR0は入力数Ｒの最下
位ビツトである。N0,N1,N2およびN3というラベルが付い
ている入力オフセツト数の４つのビツトのうちの所定の
１つが排他的オアゲート46,47,48および49の第２入力に
接続される。ビツトN0は入力数Ｎの最下位ビツトであ
る。排他的オアゲート46,47,48および49の各々の所定の
出力は全加算器回路40,41,42および43の“B"というラベ
ルが付いている第２入力に接続されている。排他的オア
ゲート49の出力はINC/DE制御信号と排他的オア結合して
いる数N,N3の符号ビツトであり、“S"というラベルが付
けられている。信号Ｓは上限値が近づきつつあるか又は
下限値が近づきつつあるかを示す。
モジユロ／けた上げ制御回路25の部分はアンドゲート5
1,52,53および54およびオアゲート56を含む。“C01"と
いうラベルが付いている全加算器40のけた上げ出力は全
加算器回路41のけた上げ入力およびモジユロけた上げ制
御回路25のアンドゲート51の第１入力の両方に接続され
ている。“C11"というラベルが付いている全加算器回路
41のけた上げ出力は全加算器回路42のけた上げ入力およ
びアンドゲート52の第１入力の両方に接続されている。
“C21"というラベルが付いている全加算器回路42のけた
上げ出力は全加算器回路42のけた上げ入力およびアンド
ゲート53の第１入力の両方に接続されている。“C31"と
いうラベルが付いている全加算器回路43のけた上げ出力
はアンドゲート54の第１入力に接続されている。K0,K1,
K2およびK3というラベルが付いている複数の符号化制御
信号のうちの所定の１つはアンドゲート51,52,53および
54の第２入力にそれぞれ接続される。アンドゲート51,5
2,53および54の各々は出力をオアゲート56の複数の入力
のうちの所定の１つに接続されている。アンドゲート5
1,52,53,54,およびオアゲート56は一般に第２図のモジ
ユロ／けた上げ制御回路25を構成している。オアゲート
56は“CB1"というラベルが付いている出力制御信号を与
え、この信号は制御論理回路31のオアゲート60の第１入
力およびマルチプレクサ回路61の“B"というラベルが付
いている第１入力の両方に接続される。
ｎビツト加算器回路23は４つの全加算器回路65,66,67お
よび68を含む。全加算器回路65はｎビツト加算器回路23
の最下位加算器回路である。符号ビツトＳはインバータ
回路70の入力および全加算器回路65のけた上げ入力に接
続される。インバータ回路70の出力は複数の排他的アオ
ゲート72,73,74および75の第１入力に接続されている。
排他的オアゲート72,73,74および75の各々は第２入力を
モジユラスビツトM0,M1,M2およびM3のそれぞれの１つに
接続される。ビツトM0は入力数Ｍの最下位ビツトであ
る。全加算器回路65第１入力は“Ｒ′0"というラベルが
付いている全加算器回路40の出力に接続され、全加算器
回路65の第２入力は排他的オアゲート72の出力に接続さ
れている。全加算器回路66の第１入力は“Ｒ′1"という
ラベルが付いている全加算器回路41の出力に接続され、
全加算器回路66の第２入力は排他的オアゲート73の出力
に接続されている。全加算器回路67の第１入力は、
“Ｒ′2"というラベルが付いている全加算器回路42の出
力に接続され、全加算器回路67の第２入力は排他的オア
ゲート74の出力に接続されている。全加算器回路68の第
１入力は“Ｒ′3"というラベルが付いている全加算器回
路43の出力に接続され、全加算器回路68の第２入力は排
他的オアゲート75の出力に接続されている。“C02"とい
うラベルが付いている全加算器回路65のけた上げ出力は
全加算器回路66のけた上げ入力およびアンドゲート81の
第１入力の両方に接続されている。“C12"というラベル
が付いている全加算器回路66のけた上げ出力は全加算器
回路67のけた上げ入力およびアンドゲート82の第１入力
の両方に接続されている。“C22"というラベルが付いて
いる全加算器回路67のけた上げ出力は全加算器回路68の
けた上げ入力およびアンドゲート83の第１入力の両方に
接続されている。“C32"というラベルが付いている全加
算器回路68のけた上げ出力はアンドゲート84の第１入力
に接続されている。アンドゲート81,82,83および84の各
々は第２入力を複数の符号化制御信号K0,K1,K2およびK3
のれぞれの１つに結合させている。アンドゲート81,82,
83および84の各々は出力をオアゲート85のそれぞれの入
力に接続されている。アンドゲート81〜84およびアオゲ
ート85は一般に第２図のモジユロ制御回路を構成する。
アオゲート85の出力は“CB2"というラベルが付いている
けた上げ制御信号を与え、ノアゲート60の第２入力に接
続されている。ノアゲート60の出力は“A"というラベル
が付いているマルチプレクサ回路61の第２入力に接続さ
れている。
マルチプレクサ回路22は一般に複数のランク付けされた
マルチプレクサ87,88,89および90を含む。全加算器回路
65,66,67および68の各出力はマルチプレクサ87,88,89お
よび90の所定の第１入力にそれぞれ接続されている。全
加算器回路40,41,42および43の各出力はマルチプレクサ
87,88,89および90の所定の第２入力にそれぞれ接続され
ている。マルチプレクサ回路61は出力信号を与え、その
信号はマルチプレクサ87,88,89および90の各々の第３入
力に接続される。マルチプレクサ87,88,89および90の各
々の出力はA0,A1,A2およびA3というラベルが付いている
出力Ａの所定のビツトを与える。図示されているよう
に、ビツトA0は出力数Ａの最下位ビツトである。
動作すると、全加算器回路40〜43は数Ｎの符号および増
分／減分制御信号の値の両方に応じて数値和（Ｒ＋Ｎ）
又は数値差（Ｒ−Ｎ）となる出力Ｒ′を計算するように
機能する。増分／減分制御信号が論理零値を有すると、
増分関数（function）がプログラムされ、増分／減分制
御信号が論理１値を有すると、減分関数がプログラムさ
れる。図示するため、増分が最初に増分／減分制御信号
によつてプログラムされるものとする。符号ビツトＳが
論理零であると、全加算器回路40〜43の出力は合計値と
なる。結果として生じた和の各ビツトは直ちにマルチプ
レクサ回路22に結合される。同時に、全加算器回路40〜
43によつて計算された和は、“W"というラベルが付いて
いる出力和を計算する全加算器回路65〜68のＡ入力に結
合される。Ｗ和出力はモジユロ値によつてオフセツトさ
れたＲ′和を表わす。同時に、全加算器回路40〜43が発
生させたランク付けされた複数の中間けた上げビツトの
各々はアンドゲート51〜54のそれぞれの１つの入力に結
合される。
第４図にはモジユロ／けた上げ制御回路25および29に結
合されるランク付けされた複数のモジユロ制御信号K0〜
K3を与えるモジユロデコーダ27の多数の可能な実施例の
１つが示されている。モジユロビツトM0〜M3が与えら
れ、下記に述べるように選択されたモジユロから１を差
引いた値を定める。インバータ回路91は入力をモジユロ
ビツトM0に接続され、出力をノアゲート92の第１入力に
接続させている。ノアゲート92は第２入力をモジユロビ
ツトM1に接続され、第３入力をモジユロビツトM2に接続
させ、第４入力をモジユロビツトM3に接続させている。
ノアゲート92の出力は制御信号ビツトK0を与える。イン
バータ回路93の入力はモジユロビツトM1に接続され、イ
ンバータ回路93の出力はノアゲート94の第１入力に接続
されている。ノアゲート94の第２入力はモジユロビツト
M2に接続され、ノアゲート94の第２入力はモジユロビツ
トM3に接続されている。ノアゲート94の出力は制御信号
ビツトK1を与える。インバータ回路95は入力をモジユロ
ビツトM2に接続させ、出力をノアゲート96の第１入力に
接続させている。ノアゲート96の第２入力はモジユロビ
ツトM3に接続され、ノアゲート96の出力は制御信号ビツ
トK2を与える。制御信号ビツトK3はモジユロビツトM3と
全く同一のものとして与えられる。
動作すると、モジユロ制御信号K0〜K3は、ｎビツト加算
器回路21および23の各々のどの中間けた上げビツトがラ
ツプアラウンド状態を決定するために調べられるかとい
うことを本質的に制御する制御信号である。ラツプアラ
ウンド検出のために中間けた上げビツトを用いること
は、下限が零か、又は所定の基数（base）を有する数の
整数倍であるとを要求することによつて可能となる。
モジユロデコーダ回路27を実施する場合に、選択された
モジユロを定めるモジユロ入力ビツトがモジユロから１
を差引いた値を実際に定めるならば制御論理は最小とな
る。従つて、ランク付けされたビツトM0〜M3は２進法で
（Ｍ−１）を定める。この値はモジユラスにおける最高
数値とモジユロ値との間の正確に１の差によつて復号を
簡単にする。付属書類１の第１表を参照すると、最高で
モジユロ16までの応用に対するモジユロデコーダ回路27
を実施するための真理値表が示されている。特定のモジ
ユラスが第１表には示されているが、本発明は任意のモ
ジユラスサイズとともに用いうることが容易に理解され
るはずである。Mx＋１のビツトによつて定めれる特定の
モジユラスに対応する２進法でランク付けされたけた上
げビツトC0〜C3が示されている。但し、Mxはｋ最下位モ
ジユロビツトM0,M1などを表わす。例えば、モジユロ入
力制御ワードビツトM0〜M3が論理１値を有する最高位ビ
ツトがM1であるワードを構成する場合には、使用可能な
モジユロ値はビツトM0の値に応じて３および４である。
同様に、モジユロ入力制御ワードビツトM0〜M3が２進１
値を有する最高位ビツトがM2であるワードを構成する場
合には、可能なモジユロ値は5,6,7および８である。こ
れはM0,M1,M2およびM3の２進ビツト位置がそれぞれ1,2,
4および８であるからである。例えばビツトM3,M2,M1お
よびM0がそれぞれ0011であると、選択されるモジユラス
は（３＋１）又は４である。モジユラスが４であると、
加算器21のけた上げビツトC11およびｎビツト加算器回
路23のけた上げビツトC12はそれぞれモジユロ／けた上
げ制御回路25および29によつて選択される。制御ビツト
Ｓと組合せられてC11およびC12は制御論理回路31によつ
て複写され、出力マルチプレクサ回路22を介して正しい
出力を選択する選択制御信号を与える。
制御論理回路31は付属書類１の第２表の真理値表によつ
て選択制御信号出力を与える。Ｓ制御信号が論理零であ
る場合には、加算器回路21はモジユロ範囲の上限に近づ
きつつある。けた上げ制御ビツトCB1とCB2の両方が論理
零である場には、上限のラツプアラウンドは起きない。
けた上げ制御ビツトCB1およびCB2の両方を調べる必要が
ある理由は２つあり、第１表を参照すると更によく理解
されるかもしれない。ｎビツト加算器回路21と23の両方
の高位けた上げビツトは多数のモジユラスを表わす。こ
のことは、可能な値の範囲は選択される実際のモジユロ
の範囲より広いかもしれないことを意味する。例えばけ
た上げビツトC21に関していうと、モジユロ５が選択さ
れ結果として生じる和が６であると、ラツプアラウンド
が起きたことを示すためにC21に対するけた上げ出力ビ
ツトは発生しない。従つて、ラツプアラウンドが起きた
としても、けた上げ制御ビツトCB1は零である。しか
し、５のモジユラスサイズがｎビツト加算器回路23によ
つて６から減算されその結果が負の方向にオーバフロー
しないと、けた上げ制御ビツトC22は論理１であり、上
限のラツプアウランドが起きたことを示す。加算器23に
おいてモジユラス値を減算する場合には、けた上げは借
りの逆であり１の中間けた上げ値は上限のkLSBsによる
ラツプアラウンドが起きたことを示すということを忘れ
てはならない。要約すると、ビツトＳによつて示される
ように加算の期間中にけた上げ制御ビツトCB1又はCB2の
いずれかが論理１値を有すると、ラツプアラウンド状態
が存在し、マルチプレクサ回路61は選択信号をマルチプ
レクサ回路22へ与え、マルチプレクサ回路22が正しい出
力Ａとしてｎビツト加算器回路23のＷラツプアラウンド
出力を与えるようにさせる。
Ｓ制御ビツトが論理１であると、ｎビツト加算器回路21
はモジユロ範囲の下限に近づきつつある。ラツプアラウ
ンドの存在を決定するには第１けた上げビツトCB1だけ
を調べさえすればよい。これはドントケア状態を示す第
２表のCB2欄に書かれた“X"によつて示されている。ｎ
ビツト加算器回路21の中間けた上げビツトを調べるだけ
でよい理由は、各けた上げビツトに対して複数のモジユ
ロ値が存在する場合に第１表からどのモジユラス値が選
択されるかには関係なく下限は既知の定められた値であ
るからである。この結果、ｎビツト加算器回路23によつ
て与えられるモジユラス値の加算は追加情報を与えな
い。
上述の理由によりビツトM0〜M3はモジユラス値から１を
差引いた値を表わすので、加算器23は、モジユラスの他
範囲がｎビツト加算器回路21のＲ′出力へ加算されるか
又はそれから減算されるようにするために補償されなけ
ればならない。従つて、モジユラスがＲ′から減算され
つつある場合には、減算されつつある値は実際に（Mx＋
１）である。その結果生じる値は（−Mx−１）である。
モジユラスが減算されるつつある場合には零のけた上げ
入力を全加算器回路65に結合させることによつて、（Mx
＋１）の全体値が数Ｒ′から減算される。排他的オアゲ
ート72〜75は全加算器回路65のけた上げ入力ビツトと一
緒に機能して（Mx＋１）の２の補数を作り、これがＲ′
に加算されてその減算を達成する。（Mx＋１）がＲ′に
加算される場合には、この反対が行われる。１のけた上
げ入力が全加算器回路65に結合されるので、Ｒ′に加算
される全体値は（Mx＋１）となる。
加算演算の簡単な例でモジユロ演算装置20の動作を更に
説明する。加算演算が示されているので、増分／減分制
御信号は論理零である。演算（５＋３）モジユロ６を計
算するものとする。正しい答は２である。この例におい
て、モジユラス６は23又は８の表示の範囲内であるので
数ＲおよびＮの３つのLSBsの中間けた上げビツトC21お
よびC22を調べなければならない。数Ｒは5,又は２進法
の0101であり、数Ｎは3,又は２進法の0011であり、モジ
ユラスより１少ない数Mxは5,又は２進法の0101である。
数Ｎの符合ビツトN3はは零であり増分／減分制御信号は
零であるので、Ｓビツトは零となる。ｎビツト加算器回
路21のＲ′出力は8,又は２進法の1000に等しい。中間け
た上げビツトC31,C21,C11およびC01はそれぞれ0111であ
る。モジユロ制御ビツトK3,K2,K1およびK0はそれぞれ01
00であり、このことは第３中間けた上げビツトC21およ
びC22が調べられることを意味する。ビツトK2およびC21
はともに２進法の１であるので、出力モジユロけた上げ
ビツトCB1は２進法の１であり、このことはラツプアラ
ウンドが起きたこと、およびマルチプレクサ回路22のＡ
端子を出力に結合してラツプアラウンド数Ｗを与えるべ
きことをマルチプレクサ回路61に示す。加算器23におい
ては、Ｒ′数1000が全加算器回路65〜68のそれぞれのＡ
入力においてｎビツト加算器回路23に結合される。6,即
ち0110の２の補数値，即ち1010を全加算器回路65〜68の
それぞれのＢ入力に結合することによつて、モジユラス
値（Mx＋１）がＲ′から減算される。その結果生じるｎ
ビツト加算器回路23のＷラツプアラウンド出力は0010,
又は２であり、これはマルチプレクサ22に結合される。
けた上げ制御ビツトCB1は１でありＳビツトは零で加算
を示すので、数WF付属書類１の第２表に従つて出力され
る。CB1が１であるという事実により関連はないが、CB2
の値は零である。K2が２進法の１の値を有する唯一のモ
ジユロ制御ビツトであり、ｎビツト加算器回路23の中間
けた上げビツトC22が論理零であるということによりCB2
の値は決定された。従つて、オアゲート85の出力は論理
零である。上限のラツプアラウンドが起きないと、ｎビ
ツト加算器回路21および23のCB1およびCB2は両方とも論
理零である点に注目すべきである。
上記の説明から任意のモジユラスにおける可変数の和お
よび差を与えるモジユロＭ演算装置が提供されているこ
とが明らかになつたはずである。本発明は例をあげたか
らといつて特定のビツトサイズに限定されるもとではな
い。更に、本発明は、関連する回路のサイズが適当なも
のであれば個々の回路のうちの選択された回路は相異な
るビツトサイズを用いて実施できるように本発明を変更
してもよい。任意のワードサイズを適当な復号技術によ
つて実施してもよく、モジユロ演算装置に必要な量はビ
ツトサイズと正確に線的関係にある。本発明は特定の種
類の演算に限定されるものではなく、１例として２進演
算で示したあるにすぎない。例えば、BCD（２進化10進
数）などの他の種類の演算も本発明とともに容易に使用
できる。また本発明は整数演算のような特定の種類の数
表現に限定されるものでもない。本発明は符号付数又は
符号の付いていない数とともに用いてもよい。浮動小数
点数のような他の数表現を用いてもよい。更に、本発明
の特定の制御部分を実施するために多くの方法が存在す
る。本発明の一部を実施するために従来のPLA又はROMを
用いてもよい。ｎビツト加算器回路21および23およびモ
ジユラスデコーダ回路27において速度を改善し論理を最
小にするために従来のけた上げ先見技術を用いてもよ
い。
図示した形においては、１つだけのラツプアラウンドを
検出する能力に関する制約および許容できる下限の制限
は実際の応用例の大部分にとつて制約にならないという
点にも注目すべきである。一般に、メモリにおける待ち
行列，循環バツフアおよびFIFOを作るためのアドレス計
算はデータ構造へのアクセスの性質の故に２つ以上のラ
ツプアラウンドを有しない。例えば、FIFOは一時に数個
のデータ項目を挿入し除去することを基礎にして動作す
る。FIFOのモジユロサイズはFIFOデータ構成から各挿入
又は除去のサイズよりも一般にははるかに大きい。一部
の大きなデータプロセスツサでは、データは一時に数ワ
ードづつメモリへ挿入され、又はメモリから挿入され
る。代表的なモジユロサイズの場合には、モジユロラツ
プアラウンドは１つの命令につき２回以上は決して起き
ない。これは１より大きいオフセツトを許すことがモジ
ユロ演算にとつて有利な場合のもう１つの例である。
波形発生もまた、記憶された波形の１周期を通してのモ
ジユロアドレス指定の使用に基づいて任意の周波数信号
が発生するモジユロ演算使用の一般的な例である。モジ
ユロＭは波形の１周期に対する記憶の長さに等しい。オ
フセツトＮは発生する波形の角速度である。出力値当た
り完全な１周期の小数部（fractions）を発生させるた
めには、オフセツトＮはモジユラスＭより小でなければ
ならない。従つて、Ｎの絶対値はモジユラス値より小さ
いか又はモジユラス値に等しくなければならないという
上述した制約は波形発生応用例では全く問題にならな
い。しかし、任意のオフセツトおよびモジユロ値を用い
てモジユロアドレス指定および算術計算を行う能力によ
つて得られる柔軟性は信号処理応用例においてきわめ貴
重である。
付属書類
【図面の簡単な説明】
第１図は、先行技術としてのモジユロ演算回路のブロツ
ク構成図である。 第２図は、本発明の実施例としてのモジユロ演算装置の
ブロツク構成図である。 第３図は、第２図に示したモジユロ演算装置の部分概略
図である。 第４図は、第２図のデコーダの好ましい形式としての部
分概略図である。 10,20……モジユロ演算装置 11……加算器 12……比較器 13……出力マルチプレクサ回路 21,23……ｎビツト加算器回路（加算器） 22,61……マルチプレクサ回路 25,29……モジユロ／けた上げ制御回路 27……モジユロデコーダ回路 31……制御論理回路 40,41,42,43,65,66,67,68……全加算器回路 46,47,48,49,72,73,74,75……排他的オアゲート 51,52,53,54,81,82,83,84……アンドゲート 56,85……オアゲート 60,92,94,96……ノアゲート 70,91,93,95……インバータ回路 87,88,89,90……マルチプレクサ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】第１および第２入力数の和又は差として出
    力数を与え、前記第１入力数および出力数は複数の所定
    のモジユラス数のうちの選択された１つに関連して上限
    および下限を有する所定範囲内にあり、前記第２数は選
    択されたモジユラス数より小さいか又はそのモジユラス
    数に等しい絶対値を有し、前記和又は差は上限又は下限
    に近づくか又は上限又は下限をアツプアラウンドするモ
    ジユロ演算装置において、 各々正もしくは負の数である第１および第２入力数を選
    択的に受信する入力を有していて前記第１および第２入
    力数を加算又は減算し、第１和数又は差数およびランク
    付けされた複数の第１けた上げ信号のうちの少なくとも
    １つの第１けた上げ信号を提供し、前記第１和数は第１
    および第２入力数の線形演算和又は差を表わす第１加算
    器手段と、 第１和数又は差数および選択されたモジユラス数を選択
    的に受信する入力を有していて前記第１和数又は差数か
    らモジユラス数を減算するか、又は前記第１和数又は差
    数へモジユラス数を加算し、第２和数又は差数およびラ
    ンク付けされた複数の第２けた上げ信号のうちの少なく
    とも１つの第２けた上げ信号を提供し、前記第２和数又
    は差数は第１および第２入力数のモジユロ演算和又は差
    を表わす第２加算器手段と、 選択されたモジユラス数を受信し、それに応じて制御信
    号を与えるデコーダ手段と、 第１加算器手段および第２加算器手段、およびデコーダ
    手段に結合され、第１および第２けた上げ信号と制御信
    号を選択的に受信し、線形演算和又はモジユロ演算和の
    内の一方を、出力和として選択するために、第１および
    第２入力数の和から生じる上限のラツプアラウンドを選
    択的に検出する制御手段と、 を具えることを特徴とするモジユロ演算装置。
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