JPH0325527A - デイジタル信号処理装置 - Google Patents
デイジタル信号処理装置Info
- Publication number
- JPH0325527A JPH0325527A JP1160373A JP16037389A JPH0325527A JP H0325527 A JPH0325527 A JP H0325527A JP 1160373 A JP1160373 A JP 1160373A JP 16037389 A JP16037389 A JP 16037389A JP H0325527 A JPH0325527 A JP H0325527A
- Authority
- JP
- Japan
- Prior art keywords
- adder
- output
- divider
- rounding
- input digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、乗除算器と加算器を有し、四捨五入演算を行
なうディジタｐ信号処理装置に関するものである。
なうディジタｐ信号処理装置に関するものである。
従来の技術
ディジタルフィルタ等のディジタル信号処理回路は、加
算器や除算器などの演算回路を用いて構成されるが・演
算結果のデータはふつう入力のデータの語長と同じにす
る必要があり、このために下位桁の丸め込みすなわち四
捨五入が行なわれる。
算器や除算器などの演算回路を用いて構成されるが・演
算結果のデータはふつう入力のデータの語長と同じにす
る必要があり、このために下位桁の丸め込みすなわち四
捨五入が行なわれる。
以下、図面を参照しながら従来例の四捨五入演算回路に
ついて説明する。
ついて説明する。
第２図は従来例の四捨五入演算回路のブロック図である
。このディジタル信号処理装置自体の入力の語長はｎビ
ットであるとし、何らかの演算を行なって、（ｎ＋１）
ビットの語長のディジタ〃信号になったものが１．２の
信号であるとする。
。このディジタル信号処理装置自体の入力の語長はｎビ
ットであるとし、何らかの演算を行なって、（ｎ＋１）
ビットの語長のディジタ〃信号になったものが１．２の
信号であるとする。
この演算回路は、１と２の信号を加算器８で加算し、そ
の結果を除算器３により、定数４で除することにより、
ｎビットの演算結果を得る回路である。除算器３の出力
は小数点以下すなわち下位２ビットが切捨てられており
、この場合、加算器８の出力の下位から２ビット目の信
号を見て、それが００場合は除算器３の信号をそのまま
出力し、１の場合は除算器３の出力に一定値加算器９に
より定数１を加算した信号を出力することによって、四
捨五入を行なっている。すなわちスイッチ回路７によっ
て、除算器３と一定値加算器９の出力を、加算器８の出
力の下位から２ビット目の信号に応じて切り換えること
により、四捨五入を行なっている。
の結果を除算器３により、定数４で除することにより、
ｎビットの演算結果を得る回路である。除算器３の出力
は小数点以下すなわち下位２ビットが切捨てられており
、この場合、加算器８の出力の下位から２ビット目の信
号を見て、それが００場合は除算器３の信号をそのまま
出力し、１の場合は除算器３の出力に一定値加算器９に
より定数１を加算した信号を出力することによって、四
捨五入を行なっている。すなわちスイッチ回路７によっ
て、除算器３と一定値加算器９の出力を、加算器８の出
力の下位から２ビット目の信号に応じて切り換えること
により、四捨五入を行なっている。
発明が解決しようとする課題
ところが、この方法では、第２図に示すように、四捨五
入演算回路の入力の語長が（ｎ＋１ ）ビットの場合、
（ｎ＋１ ）ビットの加算器が必要になり、回路規模が
大きくなるという欠点がある。１た、語長が長いために
処理速度も遅くなる。
入演算回路の入力の語長が（ｎ＋１ ）ビットの場合、
（ｎ＋１ ）ビットの加算器が必要になり、回路規模が
大きくなるという欠点がある。１た、語長が長いために
処理速度も遅くなる。
本発明はこのような従来の問題点を解決するものであう
、少ない回路規模で処理速度も速い優れた四捨五入演算
回路を有するディジタμ信号処理装置を提供することを
目的とする。
、少ない回路規模で処理速度も速い優れた四捨五入演算
回路を有するディジタμ信号処理装置を提供することを
目的とする。
課題を解決するための手段
本発明のディジタル信号処理装置は、複数の入力ディジ
タル信号を除算する除算器と、前記除算器の出力どうし
を加算する加算器と、前記入力ディジタル信号どうしを
加算してから前記除算器で除した結果を四捨五入した時
に桁上がりがかこる場合を、前記入力ディジタル信号か
ら予測する組合せ回路と、前記加算器の出力に一定値を
加算する一定値加算器と、前記加算器の出力と前記一定
値加算器の出力を切り換えるスイッチ回路を有し、前記
組合せ回路の出力で前記スイッチ回路を制御することに
より、桁上がりがおこる場合は前記一定値加算器の出力
を出力し、上記以外の場合は、前記加算器の出力を出力
する構戎により四捨五入を行なうものである。
タル信号を除算する除算器と、前記除算器の出力どうし
を加算する加算器と、前記入力ディジタル信号どうしを
加算してから前記除算器で除した結果を四捨五入した時
に桁上がりがかこる場合を、前記入力ディジタル信号か
ら予測する組合せ回路と、前記加算器の出力に一定値を
加算する一定値加算器と、前記加算器の出力と前記一定
値加算器の出力を切り換えるスイッチ回路を有し、前記
組合せ回路の出力で前記スイッチ回路を制御することに
より、桁上がりがおこる場合は前記一定値加算器の出力
を出力し、上記以外の場合は、前記加算器の出力を出力
する構戎により四捨五入を行なうものである。
作用
本発明は、本来、加算器の後にあるべき除算器を加算器
の前に置いて、入力ディジタル信号どうしを加算してか
ら前記除算器で除した結果を四捨五入した時に桁上がり
がおこる場合を、入力ディジタル信号から予測して四捨
五入を行なわせることにょう、加算器の語長を減らすこ
とができ、回路規模が少なく、処理速度の速いディジタ
ル信号処理装置を提供することができる。
の前に置いて、入力ディジタル信号どうしを加算してか
ら前記除算器で除した結果を四捨五入した時に桁上がり
がおこる場合を、入力ディジタル信号から予測して四捨
五入を行なわせることにょう、加算器の語長を減らすこ
とができ、回路規模が少なく、処理速度の速いディジタ
ル信号処理装置を提供することができる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例に釦ける四捨五入演算回路の
ブロック図である。
ブロック図である。
なお、これは第２図の従来例の四捨五入演算回路と同様
の演算機能を有するものである。入力ディジタ〃信号１
．２を除算器３により定数４で除して、下位２ビット
を切り捨てたものどうしを加算器４で加算する。第２図
と同様に１．２の信号の語長を（ｎ＋１ ）ビットとす
ると、除算器３の出力の下位２ビットを切り捨てたもの
は（ｎ−１）ビットの語長になるので、加算器４の語長
は（ｎ−１）ビットとなり、従来例に比べて回路規模を
少なくすることができる。
の演算機能を有するものである。入力ディジタ〃信号１
．２を除算器３により定数４で除して、下位２ビット
を切り捨てたものどうしを加算器４で加算する。第２図
と同様に１．２の信号の語長を（ｎ＋１ ）ビットとす
ると、除算器３の出力の下位２ビットを切り捨てたもの
は（ｎ−１）ビットの語長になるので、加算器４の語長
は（ｎ−１）ビットとなり、従来例に比べて回路規模を
少なくすることができる。
ここで、四捨五入を行なうために次のような場合わけを
行なう。
行なう。
（１）入力信号１．２の下位２ピットがすべて１の場合
（２） 入力信号１．２の下位２ビットを加算した結
果が１０進数で０または１の場合 （３） 上記以外の場合 （１）の場合は入力信号１．２の下位２ビットを加算し
て定数４で除した結果は、１０進数で１．５になるので
、四捨五入する時は加算器４の出力に２を，ｔｏえなけ
ればならない。（２）の場合は入力信号１，２の下位２
ビットを加算して定数４で除した結果は、１０進数で０
プたは０．２６になるので、四捨五入する時は加算器４
の結果をその１１出力する。
果が１０進数で０または１の場合 （３） 上記以外の場合 （１）の場合は入力信号１．２の下位２ビットを加算し
て定数４で除した結果は、１０進数で１．５になるので
、四捨五入する時は加算器４の出力に２を，ｔｏえなけ
ればならない。（２）の場合は入力信号１，２の下位２
ビットを加算して定数４で除した結果は、１０進数で０
プたは０．２６になるので、四捨五入する時は加算器４
の結果をその１１出力する。
（３）の場合は入力信号１ ．２の下位２ビットを加算
して定数４で除した結果は、１０進数で０．５から１．
２５’ｊでの値になるので、四捨五入する時は加算器４
の出力に１を加えなければならない。したがって、６の
組合せ回路により、（３）の場合のみ加算器４の桁上が
り入力に１を入力して加算器４の出力をその″１筐出力
し、（１）の場合は一定値加算器６により加算器４の出
力に２を加えた結果を出力し、（２）の場合は加算器４
の出力を出カするようにスイッチ回路７を制御すれば、
四捨五入を行なうことができる。
して定数４で除した結果は、１０進数で０．５から１．
２５’ｊでの値になるので、四捨五入する時は加算器４
の出力に１を加えなければならない。したがって、６の
組合せ回路により、（３）の場合のみ加算器４の桁上が
り入力に１を入力して加算器４の出力をその″１筐出力
し、（１）の場合は一定値加算器６により加算器４の出
力に２を加えた結果を出力し、（２）の場合は加算器４
の出力を出カするようにスイッチ回路７を制御すれば、
四捨五入を行なうことができる。
以上のように本実施例によれば、本来は加算器の後にあ
るべき除算器を加算器の前に置いて、入力ディジタ〃信
号どうしを加算してから前記除算器で除した結果を四捨
五入した時に桁上がりがおこる場合を、入力ディジタル
信号から予測して四捨五入を行なわせることによう、加
算器の語長を減らすことができ、回路規模が少な〈、処
理速度の速いディジタル信号処理装置を提供することが
できる。
るべき除算器を加算器の前に置いて、入力ディジタ〃信
号どうしを加算してから前記除算器で除した結果を四捨
五入した時に桁上がりがおこる場合を、入力ディジタル
信号から予測して四捨五入を行なわせることによう、加
算器の語長を減らすことができ、回路規模が少な〈、処
理速度の速いディジタル信号処理装置を提供することが
できる。
なお、本実施例において、加算器４は桁上がり入力を持
つタイプのものとしたが、桁上がり入力がないタイプの
ものを用いて、定数１を加算する一定値加算器を追加し
てもよい。
つタイプのものとしたが、桁上がり入力がないタイプの
ものを用いて、定数１を加算する一定値加算器を追加し
てもよい。
筐た、本実施例において、除算器３は定数４で除するも
のを用いたが、どのような除算器であってもよい。
のを用いたが、どのような除算器であってもよい。
発明の効果
以上のように本発明は、複数の入力ディジタμ信号を除
算する除算器と、前記除算器の出力どうしを加算する加
算器と、前記入力ディジタｐ信号どうしを加算してから
前記除算器で除した結果を四捨五入した時に桁上がりが
かこる場合を、前記入力ディジタｐ信号から予測する組
合せ回路と、前記加算器の出力に一定値を加算する一定
値加算器と、前記加算器の出力と前記一定値加算器の出
力を切り換えるスイッチ回路を有し、前記組合せ回路の
出力で前記スイッチ回路を制却することにより、桁上が
９がおこる場合は前記一定値加算器の出力を出力し、上
記以外の場合は、前記加算器の出力を出力するような構
成で四捨五入を行なうことにより、加算器の語長を減ら
すことができ、回路規模が少なく、処理速度の速い優れ
たディジタ〃信号処理装置を実現することができるもの
である。
算する除算器と、前記除算器の出力どうしを加算する加
算器と、前記入力ディジタｐ信号どうしを加算してから
前記除算器で除した結果を四捨五入した時に桁上がりが
かこる場合を、前記入力ディジタｐ信号から予測する組
合せ回路と、前記加算器の出力に一定値を加算する一定
値加算器と、前記加算器の出力と前記一定値加算器の出
力を切り換えるスイッチ回路を有し、前記組合せ回路の
出力で前記スイッチ回路を制却することにより、桁上が
９がおこる場合は前記一定値加算器の出力を出力し、上
記以外の場合は、前記加算器の出力を出力するような構
成で四捨五入を行なうことにより、加算器の語長を減ら
すことができ、回路規模が少なく、処理速度の速い優れ
たディジタ〃信号処理装置を実現することができるもの
である。
第１図は本発明の実施例にかける四捨五入演算を行なう
ディジタル信号処理装置の回路ブロック図、第２図は従
来例の回路ブロック図である。 １ ．２・・・・・・入力ディジタル信号、３・・・・
・・除算器、４・・・・・・加算器、６・・・・・・組
合せ回路、６・・・・・・一定値加算器、７・・・・・
・スイッチ回路、１０・・・・・・出力ディジタｐ信号
。
ディジタル信号処理装置の回路ブロック図、第２図は従
来例の回路ブロック図である。 １ ．２・・・・・・入力ディジタル信号、３・・・・
・・除算器、４・・・・・・加算器、６・・・・・・組
合せ回路、６・・・・・・一定値加算器、７・・・・・
・スイッチ回路、１０・・・・・・出力ディジタｐ信号
。
Claims (1)
- 複数の入力ディジタル信号を除算する除算器と、前記除
算器の出力どうしを加算する加算器と、前記入力ディジ
タル信号どうしを加算してから前記除算器で除した結果
を四捨五入した時に桁上がりがおこる場合を、前記入力
ディジタル信号から予測する組合せ回路と、前記加算器
の出力に一定値を加算する一定値加算器と、前記加算器
の出力と前記一定値加算器の出力を切り換えるスイッチ
回路を有し、前記組合せ回路の出力で前記スイッチ回路
を制御することにより、桁上がりがおこる場合は前記一
定値加算器の出力を出力し、上記以外の場合は、前記加
算器の出力を出力する構成で四捨五入を行なうディジタ
ル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160373A JPH0325527A (ja) | 1989-06-22 | 1989-06-22 | デイジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1160373A JPH0325527A (ja) | 1989-06-22 | 1989-06-22 | デイジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0325527A true JPH0325527A (ja) | 1991-02-04 |
Family
ID=15713567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1160373A Pending JPH0325527A (ja) | 1989-06-22 | 1989-06-22 | デイジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0325527A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0472139A2 (en) * | 1990-08-20 | 1992-02-26 | Matsushita Electric Industrial Co., Ltd. | A floating-point processor |
| JPH04273324A (ja) * | 1991-02-27 | 1992-09-29 | Sharp Corp | デジタル信号混合回路 |
-
1989
- 1989-06-22 JP JP1160373A patent/JPH0325527A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0472139A2 (en) * | 1990-08-20 | 1992-02-26 | Matsushita Electric Industrial Co., Ltd. | A floating-point processor |
| JPH04273324A (ja) * | 1991-02-27 | 1992-09-29 | Sharp Corp | デジタル信号混合回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3993891A (en) | High speed parallel digital adder employing conditional and look-ahead approaches | |
| EP0081632A2 (en) | Adder circuit | |
| US5367477A (en) | Method and apparatus for performing parallel zero detection in a data processing system | |
| JPH05134851A (ja) | 乗算回路出力方式 | |
| JPH10161850A (ja) | 絶対値比較回路 | |
| JP3003467B2 (ja) | 演算装置 | |
| KR960043974A (ko) | 씨디/씨디-아이 음성 신호의 엘, 알 채널 사이의 혼합을 이용한 오디오 처리 장치 | |
| US6499046B1 (en) | Saturation detection apparatus and method therefor | |
| JPH0325527A (ja) | デイジタル信号処理装置 | |
| JP2509279B2 (ja) | 浮動小数点数一固定小数点数変換装置 | |
| US5777907A (en) | Processor for selectively performing multiplication/division | |
| JP2575969B2 (ja) | 浮動小数点乗除算装置 | |
| JP3074958B2 (ja) | 加算機能付きシリアル乗算器 | |
| SU860063A1 (ru) | Устройство дл делени с плавающей зап той | |
| JPH07141148A (ja) | パイプライン並列乗算器 | |
| JP3210356B2 (ja) | データのゼロ判定装置 | |
| JPH0784755A (ja) | デジタル信号処理装置 | |
| JP3240706B2 (ja) | バタフライ演算回路 | |
| JPH05224888A (ja) | 小数点位置可変型データの乗算回路 | |
| JPH044612B2 (ja) | ||
| JPH1021054A (ja) | 演算処理装置 | |
| JPS63231621A (ja) | 演算処理装置 | |
| KR20040053411A (ko) | 산술 오른쪽 쉬프트 연산 방법 | |
| JPS5972541A (ja) | デ−タ処理装置 | |
| JPH01281530A (ja) | 浮動小数点乗算器 |