JP3240706B2 - バタフライ演算回路 - Google Patents
バタフライ演算回路Info
- Publication number
- JP3240706B2 JP3240706B2 JP27692892A JP27692892A JP3240706B2 JP 3240706 B2 JP3240706 B2 JP 3240706B2 JP 27692892 A JP27692892 A JP 27692892A JP 27692892 A JP27692892 A JP 27692892A JP 3240706 B2 JP3240706 B2 JP 3240706B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- input
- signal
- adder
- butterfly operation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Complex Calculations (AREA)
- Image Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、画像や音声の高能率符
号化に用いる高速コサイン変換（以下ＦＤＣＴと略す
る）に利用して有効なバタフライ演算回路に関するもの
である。
号化に用いる高速コサイン変換（以下ＦＤＣＴと略す
る）に利用して有効なバタフライ演算回路に関するもの
である。
【０００２】
【従来の技術】２入力に対して和と差を求める演算（バ
タフライ演算）が高速コサイン変換によく利用されてい
る。以下に、従来のバタフライ演算について説明する。
図３はバタフライ演算のブロック図である。この回路で
は回路規模を制限するため、全ての演算を１６ビット単
位で実行するものとする。図３において、２１，２２は
入力端子、２３は入力信号の各ビットを反転するビット
反転器、２４はスイッチで、加算か減算かによって加算
器２５に入力される信号を制御する。２５は加算器で２
つの入力信号の加算を行い、同時にキャリー入力からの
信号を加算する。２６はビットシフト器で入力信号の１
ビットシフトダウンを行う。２７は出力端子である。
タフライ演算）が高速コサイン変換によく利用されてい
る。以下に、従来のバタフライ演算について説明する。
図３はバタフライ演算のブロック図である。この回路で
は回路規模を制限するため、全ての演算を１６ビット単
位で実行するものとする。図３において、２１，２２は
入力端子、２３は入力信号の各ビットを反転するビット
反転器、２４はスイッチで、加算か減算かによって加算
器２５に入力される信号を制御する。２５は加算器で２
つの入力信号の加算を行い、同時にキャリー入力からの
信号を加算する。２６はビットシフト器で入力信号の１
ビットシフトダウンを行う。２７は出力端子である。
【０００３】以上のように構成された従来のバタフライ
演算について、以下にその動作を説明する。
演算について、以下にその動作を説明する。
【０００４】加算、減算共に入力端子２１，２２に入力
される信号と出力端子２７に出力される信号は１６ビッ
ト幅である。加算の場合は、入力端子２１に入力された
信号と、入力端子２２に入力された信号を加算器２５に
入力する。この場合は、スイッチ２４によって加算器２
５のキャリー入力には０が入力される。減算の場合は、
入力端子２１に入力された信号と、スイッチ２４によっ
て入力端子２２に入力された信号をビット反転器２３で
各ビットを反転させた信号を加算器２５に入力し、スイ
ッチ２４によって加算器２５のキャリー入力に１が入力
されることで、減算を実現する。加算器２５から出力さ
れた１７ビット幅の信号は、ビットシフト器２６で１ビ
ットシフトダウンを行い１６ビット幅で出力端子２７に
供給される。
される信号と出力端子２７に出力される信号は１６ビッ
ト幅である。加算の場合は、入力端子２１に入力された
信号と、入力端子２２に入力された信号を加算器２５に
入力する。この場合は、スイッチ２４によって加算器２
５のキャリー入力には０が入力される。減算の場合は、
入力端子２１に入力された信号と、スイッチ２４によっ
て入力端子２２に入力された信号をビット反転器２３で
各ビットを反転させた信号を加算器２５に入力し、スイ
ッチ２４によって加算器２５のキャリー入力に１が入力
されることで、減算を実現する。加算器２５から出力さ
れた１７ビット幅の信号は、ビットシフト器２６で１ビ
ットシフトダウンを行い１６ビット幅で出力端子２７に
供給される。
【０００５】
【発明が解決しようとする課題】しかしながら従来のバ
タフライ演算回路では、加減算後１６ビットに丸めるた
めのビットシフトダウン時に１ビット分切り捨てている
ため、誤差が負の方向に累積され、ＦＤＣＴ後の演算誤
差が大きくなる。
タフライ演算回路では、加減算後１６ビットに丸めるた
めのビットシフトダウン時に１ビット分切り捨てている
ため、誤差が負の方向に累積され、ＦＤＣＴ後の演算誤
差が大きくなる。
【０００６】本発明は上記従来の課題を解決するもの
で、回路規模を増大させることなくバタフライ演算時に
発生する誤差を低減するバタフライ演算回路を提供する
ことを目的とする。
で、回路規模を増大させることなくバタフライ演算時に
発生する誤差を低減するバタフライ演算回路を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために、２つの入力信号Ａ，Ｂに対して加算及び減
算を行う回路であって、加算の場合は信号Ａと信号Ｂを
加算し、同時に１を加算する加算器と、減算の場合は減
算する信号Ｂの各ビットを反転させるビット反転器と、
ビット反転器の出力信号と信号Ａを加算し、同時に１を
加算する加算器と、加算器の出力信号を１ビットシフト
ダウンするビットシフト器とを備えたバタフライ演算回
路である。
するために、２つの入力信号Ａ，Ｂに対して加算及び減
算を行う回路であって、加算の場合は信号Ａと信号Ｂを
加算し、同時に１を加算する加算器と、減算の場合は減
算する信号Ｂの各ビットを反転させるビット反転器と、
ビット反転器の出力信号と信号Ａを加算し、同時に１を
加算する加算器と、加算器の出力信号を１ビットシフト
ダウンするビットシフト器とを備えたバタフライ演算回
路である。
【０００８】また、２つの入力信号Ａ，Ｂに対して加算
及び減算を行う回路であって、加算の場合は信号Ａと信
号Ｂを加算し、同時に１を加算する加算器と、減算の場
合は減算する信号Ｂの下位１ビットを除いた上位ビット
を反転させるビット反転器と、ビット反転器の出力信号
の下位１ビットを１に固定するビット操作手段と、ビッ
ト操作手段の出力信号と信号Ａを加算し、同時に１を加
算する加算器と、加算器の出力信号を１ビットシフトダ
ウンするビットシフト器とを備えたバタフライ演算回路
である。
及び減算を行う回路であって、加算の場合は信号Ａと信
号Ｂを加算し、同時に１を加算する加算器と、減算の場
合は減算する信号Ｂの下位１ビットを除いた上位ビット
を反転させるビット反転器と、ビット反転器の出力信号
の下位１ビットを１に固定するビット操作手段と、ビッ
ト操作手段の出力信号と信号Ａを加算し、同時に１を加
算する加算器と、加算器の出力信号を１ビットシフトダ
ウンするビットシフト器とを備えたバタフライ演算回路
である。
【０００９】
【作用】本発明は前記した構成により、バタフライ演算
の加算時に四捨五入、減算時に切捨てを行うまたは一部
四捨五入を行なうことで、ＦＤＣＴの演算誤差を小さく
することができる。
の加算時に四捨五入、減算時に切捨てを行うまたは一部
四捨五入を行なうことで、ＦＤＣＴの演算誤差を小さく
することができる。
【００１０】
（実施例１）以下、本発明の第一の実施例について、図
面を参照しながら説明する。
面を参照しながら説明する。
【００１１】図１は第一の実施例のバタフライ演算のブ
ロック図である。図１において、１，２は入力端子、３
は入力信号の各ビットを反転するビット反転器、４はス
イッチで、加算か減算かによって加算器５に入力される
信号を制御する。５は加算器で２つの入力信号の加算を
行い、同時にキャリー入力からの信号を加算する。６は
ビットシフト器で入力信号の１ビットシフトダウンを行
う。７は出力端子である。
ロック図である。図１において、１，２は入力端子、３
は入力信号の各ビットを反転するビット反転器、４はス
イッチで、加算か減算かによって加算器５に入力される
信号を制御する。５は加算器で２つの入力信号の加算を
行い、同時にキャリー入力からの信号を加算する。６は
ビットシフト器で入力信号の１ビットシフトダウンを行
う。７は出力端子である。
【００１２】以上のように構成された第１の実施例にお
けるバタフライ演算について、以下にその動作を説明す
る。
けるバタフライ演算について、以下にその動作を説明す
る。
【００１３】加算、減算共に入力端子１，２に入力され
る信号と出力端子７に出力される信号は１６ビット幅で
ある。加算の場合は、入力端子１に入力された信号と、
入力端子２に入力された信号を加算器５に入力する。た
だし加算器５のキャリー入力は１に固定されているた
め、演算結果には１が加算される。減算の場合は、入力
端子１に入力された信号と、スイッチ４によって入力端
子２に入力された信号をビット反転器３で各ビットを反
転させた信号を加算器５に入力する。加算器５から出力
された１７ビット幅の信号は、ビットシフト器６で１ビ
ットシフトダウンを行い１６ビット幅で出力端子７に供
給される。ただし加算の場合は、加算器５の出力で１が
加算されているため１ビットシフトダウン時には切捨て
にはならず、四捨五入を行っていることになる。
る信号と出力端子７に出力される信号は１６ビット幅で
ある。加算の場合は、入力端子１に入力された信号と、
入力端子２に入力された信号を加算器５に入力する。た
だし加算器５のキャリー入力は１に固定されているた
め、演算結果には１が加算される。減算の場合は、入力
端子１に入力された信号と、スイッチ４によって入力端
子２に入力された信号をビット反転器３で各ビットを反
転させた信号を加算器５に入力する。加算器５から出力
された１７ビット幅の信号は、ビットシフト器６で１ビ
ットシフトダウンを行い１６ビット幅で出力端子７に供
給される。ただし加算の場合は、加算器５の出力で１が
加算されているため１ビットシフトダウン時には切捨て
にはならず、四捨五入を行っていることになる。
【００１４】（実施例２）以下、本発明の第２の実施例
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００１５】図２は第２の実施例のバタフライ演算のブ
ロック図である。図２において、１１，１２は入力端
子、１３は入力信号の各ビットを反転するビット反転
器、１４はスイッチで、加算か減算かによって加算器１
５に入力される信号を制御する。１５は加算器で２つの
入力信号の加算を行い、同時にキャリー入力からの信号
を加算する。１６はビットシフト器で入力信号の１ビッ
トシフトダウンを行う。１７は出力端子である。
ロック図である。図２において、１１，１２は入力端
子、１３は入力信号の各ビットを反転するビット反転
器、１４はスイッチで、加算か減算かによって加算器１
５に入力される信号を制御する。１５は加算器で２つの
入力信号の加算を行い、同時にキャリー入力からの信号
を加算する。１６はビットシフト器で入力信号の１ビッ
トシフトダウンを行う。１７は出力端子である。
【００１６】以上のように構成された第２の実施例にお
けるバタフライ演算について、以下にその動作を説明す
る。
けるバタフライ演算について、以下にその動作を説明す
る。
【００１７】加算、減算共に入力端子１１，１２に入力
される信号と出力端子１７に出力される信号は１６ビッ
ト幅である。加算の場合は、入力端子１１に入力された
信号と、入力端子１２に入力された信号を加算器１５に
入力する。ただし加算器１５のキャリー入力は１に固定
されているため、演算結果には１が加算される。減算の
場合は、入力端子１１に入力された信号と、スイッチ１
４によって入力端子１２に入力された信号の下位１ビッ
トを除く上位１５ビットをビット反転器１３で反転させ
下位１ビットを１に固定した信号を加算器１５に入力す
る。加算器１５から出力された１７ビット幅の信号はビ
ットシフト器１６で１ビットシフトダウンを行い１６ビ
ット幅で出力端子１７に供給される。ただし加算の場合
は、加算器１５の出力で１が加算されているため１ビッ
トシフトダウン時には切捨てにはならず、四捨五入を行
っていることになる。また減算の場合は、加算器１５の
入力段階で入力端子２から入力された信号の最下位ビッ
トを１に固定しているため、一部四捨五入を行っている
ことになる。
される信号と出力端子１７に出力される信号は１６ビッ
ト幅である。加算の場合は、入力端子１１に入力された
信号と、入力端子１２に入力された信号を加算器１５に
入力する。ただし加算器１５のキャリー入力は１に固定
されているため、演算結果には１が加算される。減算の
場合は、入力端子１１に入力された信号と、スイッチ１
４によって入力端子１２に入力された信号の下位１ビッ
トを除く上位１５ビットをビット反転器１３で反転させ
下位１ビットを１に固定した信号を加算器１５に入力す
る。加算器１５から出力された１７ビット幅の信号はビ
ットシフト器１６で１ビットシフトダウンを行い１６ビ
ット幅で出力端子１７に供給される。ただし加算の場合
は、加算器１５の出力で１が加算されているため１ビッ
トシフトダウン時には切捨てにはならず、四捨五入を行
っていることになる。また減算の場合は、加算器１５の
入力段階で入力端子２から入力された信号の最下位ビッ
トを１に固定しているため、一部四捨五入を行っている
ことになる。
【００１８】
【発明の効果】以上のように本発明は、バタフライ演算
の加算時に四捨五入、減算時に切捨てを行うことで、Ｆ
ＤＣＴの演算誤差を小さくすることができる。また、加
算器のキャリー入力を１に固定できるため、加算器の回
路規模を小さくすることができる。
の加算時に四捨五入、減算時に切捨てを行うことで、Ｆ
ＤＣＴの演算誤差を小さくすることができる。また、加
算器のキャリー入力を１に固定できるため、加算器の回
路規模を小さくすることができる。
【００１９】また、バタフライ演算の加算時に四捨五
入、減算時に一部四捨五入を行うことで、ＦＤＣＴの演
算誤差を小さくすることができる。また、加算器のキャ
リー入力を１に固定できるため、加算器の回路規模を小
さくすることができ、ビット反転時に下位１ビットを除
くためビット反転器の回路規模を小さくすることができ
る。
入、減算時に一部四捨五入を行うことで、ＦＤＣＴの演
算誤差を小さくすることができる。また、加算器のキャ
リー入力を１に固定できるため、加算器の回路規模を小
さくすることができ、ビット反転時に下位１ビットを除
くためビット反転器の回路規模を小さくすることができ
る。
【図１】本発明の第１の実施例におけるバタフライ演算
のブロック図
のブロック図
【図２】本発明の第２の実施例におけるバタフライ演算
のブロック図
のブロック図
【図３】従来のバタフライ演算のブロック図
１ 入力端子 ２ 入力端子 ３ ビット反転器 ４ 切り替え器 ５ 加算器 ６ ビットシフト器 ７ 出力端子
フロントページの続き (56)参考文献 特開 平４−85621（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/38 G06F 17/14
Claims (1)
- 【請求項１】２つの入力信号Ａ，Ｂに対して加算及び減
算を行う回路であって、加算の場合は信号Ａと信号Ｂを
加算し、同時に１を加算する加算器と、減算の場合は減
算する信号Ｂの下位１ビットを除いた上位ビットを反転
させるビット反転器と、前記ビット反転器の出力信号の
下位１ビットを１に固定するビット操作手段と、前記ビ
ット操作手段の出力信号と信号Ａを加算し、同時に１を
加算する加算器と、前記加算器の出力信号を１ビットシ
フトダウンするビットシフト器とを備えたことを特徴と
するバタフライ演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27692892A JP3240706B2 (ja) | 1992-10-15 | 1992-10-15 | バタフライ演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27692892A JP3240706B2 (ja) | 1992-10-15 | 1992-10-15 | バタフライ演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06131387A JPH06131387A (ja) | 1994-05-13 |
| JP3240706B2 true JP3240706B2 (ja) | 2001-12-25 |
Family
ID=17576360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27692892A Expired - Fee Related JP3240706B2 (ja) | 1992-10-15 | 1992-10-15 | バタフライ演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3240706B2 (ja) |
-
1992
- 1992-10-15 JP JP27692892A patent/JP3240706B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06131387A (ja) | 1994-05-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06348455A (ja) | 乗算における丸め込み方法及び乗算回路 | |
| JP3735425B2 (ja) | 絶対値比較回路 | |
| KR20010042988A (ko) | 음성 신호를 디코딩하기 위한 방법 및 장치 | |
| JP3240706B2 (ja) | バタフライ演算回路 | |
| US5148161A (en) | Digital signal processor for fixed and floating point data | |
| EP0332215A2 (en) | Operation circuit based on floating-point representation | |
| JP2807170B2 (ja) | 演算装置 | |
| JP3136953B2 (ja) | データ処理装置 | |
| JPH0224410B2 (ja) | ||
| JP2550597B2 (ja) | ２乗器 | |
| JP2901463B2 (ja) | 加算装置 | |
| JP3093492B2 (ja) | 符号化装置 | |
| JPH0325527A (ja) | デイジタル信号処理装置 | |
| JPS6341089B2 (ja) | ||
| JPS6352488B2 (ja) | ||
| JP3198795B2 (ja) | 加算器及び加算方法 | |
| JPH0695852A (ja) | 加算機能付きシリアル乗算器 | |
| JPH04222121A (ja) | データ圧縮装置 | |
| JPH0467650B2 (ja) | ||
| JPH10302058A (ja) | 内挿点演算回路 | |
| JPH0713743A (ja) | 乗算器 | |
| JPS63157231A (ja) | 指数加減算回路 | |
| JPH0353651B2 (ja) | ||
| JPS59123074A (ja) | 演算回路装置 | |
| JPH0681036U (ja) | ２値差分絶対値和回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081019 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091019 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091019 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101019 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |