JPS63157231A

JPS63157231A - 指数加減算回路

Info

Publication number: JPS63157231A
Application number: JP30446186A
Authority: JP
Inventors: Katsuhiko Yamada; 山田　雄彦
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-12-20
Filing date: 1986-12-20
Publication date: 1988-06-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕本発明は指数加減り回路であって、グラバ１表現の下位
ビットの加減０を行なう第１の加減ｒｉ器と、それ以上
の上位ビットの加減Ｃ）を（ｊなう通常の第２の加減Ｑ
器とを縦続接続して、グタバキ表現の指数の加減０を１
回で行ない、演ｃ１を高速化する。

〔産業上の利用分野〕

本発明は指数加減算回路に関し、浮動小数点のゲタバキ
表現の指数を加減算する指数加減算回路に関する。

Ｉ　Ｅ　Ｅ　Ｅ　（Ｉｎ５ｔｉｔｕｔｅ　ｏｆ　［１ｃ
ｃｔｒｉｃａｌ　ａｎｄＥｌｅｃｔｒｏｎｉｃｓ　Ｅｎ
ｇｉｎｅｅｒｓ　）　Ｐ　７５４の規格では、浮動小数
点の指数は正常領域が１５ビツトで表わされ、この１５
ビツトで正及び負の指数を表現するため、下位１４ビツ
トが仝ｖ１ｖの３ＦＦＦｈ（ｈは１６進表示）を零に対
応させている。つまり、指数に３ＦＦＦｈのゲタをはか
せて表現している。

従って、ゲタバキ表現の指数Ｘ、Ｙ夫々を持つ浮動小数
点Ａ、Ｂについて、これらの積の指数はＸ＋Ｙ−３ＥＥ
Ｅｈ　　　　　　　　　・・・巾となり、これらの商の
指数はＸ−Ｙ＋３ＥＥＥｈ　　　　　　　　　　・・・■とな
る。

Ｃ従来の技術〕従来、上記の積又は商の指数を求めるためには、指数加
減算回路でＸ＋Ｙ又はＸ−Ｙの演算を行ない、その後、
上記演粋の結果により３ＥＥＥｌｌ減口するか又は３Ｅ
ＥＥｈを前枠するかの演免を行なっていた。

〔発明が解決しようとする問題点〕

しかるに、上記従来の回路では積又は商の指数を求める
ために加算及び減痒の合３１２回の演σが必要であり、
演算時間が長いという問題点があった。

本発明は上記の点に鑑みてなされたものであり、演算鍔
間の短い指数加減算回路を提供することを目的とする。

〔問題点を解決するための手段〕

本発明の指数演算回路は、（ｎ＋１）ビットのうち下位
ｍビットが仝て“１”の場合の数値を零とするゲタバキ
表現の指数Ｘ及びＹ（但しｎは自然数で、ｍはｎ＋１未
満の自然数）の加減算を行なう指数加減算回路において
、下位ｍビットの各ビットについて、加評時のサムＳｉ及
びボローＣ国人々を（但しＶは排他的論理和演弊を表わす）とし、減算時の
サムＳｉ及びキャリーＣ国人々をｃ、ヤ、＝Ｘｉ−Ｙｉ＋Ｙｉ−Ｃｉ＋Ｃｉ−Ｘｌとして
出りする。互いに縦続接続されたｍ個の第１の加減算器
（１０ｏ〜１０１３）は、最上位の第１の加減算器（１
０１３）よりのキャリー又はボロー″を供給され、上位
（ｎ＋ｉ−ｍ）ビットの各ビットについて、加算時のサ
ム及びキャリーＣ国人々をＳ、　　＝Ｃ，ｖｘ、ｖ’／。

Ｃｉ＋１　＝ｘｉ　−Ｙｉ　＋Ｙｉ　−Ｃｉ　＋Ｃｉ　
・×ｉとし、減口時のサム３ｉ及びボローＣｉ＋１夫々
をＳ・　　＝ＣＩＸ、ＶＹ。

Ｃ，、、＝Ｘ−−Ｙ、＋Ｙ、−ｃ、＋Ｃ，−ｘ。

として出力する互いに縦続接続された（ｎ＋１−ｍ）個
の第２の加減０器（１０１４）とよりなる。

〔作用〕

本発明においては、ゲタバキ表現の下位ｍビットについ
ては第１の加減Ｆｌ器により、加ｐ時のボローＣｉ＋１
がｃ、、＝ｘ、・Ｙ、→−Ｙｉ−Ｃｉ十Ｃｉ−Ｘｉとされ
、減０■のキャリーＣｉ＋１がＣｉ＋１　””’ｉ　°Ｙｉ　＋Ｙｉ　”ｉ　＋Ｃｉ　
”’ｉとされ、上位（ｎ＋１−ｍ）ビットの通常の加減
峰を行なう第２の加口器と異ならしめであるので。

１回の演算によって梢又は商のグラバ：１２表現の指数
を得ることができる。

〔実施例〕

第１図は本発明の指数加減算回路のブロック系統図、第
２図、第３図は第１図を構成する２種類の加減算器の一
実施例の回路図を示す。

まず、本発明の詳細な説明するに、０以上の整数ｉで（
１）式の各ビットを表わせばｉ≦１３において次式が成
立する。

１　　　　　　　　　　　　　　　　　・・・■Ｘ−＋
Ｙ、−Ｃ，−１（但しＣｉは下位ビットよりのボロー）同様にして（２
）式の各ビットを表わせばｉ≦１３において次式が成立
する。

Ｘ、−Ｙ、＋Ｃ−＋１　　　　　　　　　　・・・（Ａ
）（但しＣ・は下位ビットよりのキャリー）上記（３）
式におけるサムＳｉ及び上位ビットへのボローＣｉ＋１
は第４図（Ａ）に示す真理値表の如くなる。この真理値
表よりサムＳｉ、ボローＣｉ＋１夫々は次式の如（表わ
される。

・・・６）（但し■は排他的論狸和）また（４）式におけるサムＳ。及び上位ビットへのキャ
リーＣｉ＋１は第４図（Ｂ）に示す真理値表の如くなる
。この負ＩＩ’１ｌｆ１表よりサムＳｉ、キャリーＣｉ
＋１夫々は次式の如く表わされる。

Ｓ・　＝Ｃ，ＶＸ・ＶＹ、　　　　　　　　　・・・の
Ｃｉ＋１　＝Ｘｉ　　°Ｙｉ　＋Ｙｉ　　°Ｃｉ　＋Ｃ
ｉ　　°ｘｉ・・・ｅ更に、ｉが１４以上においては３ＥＥＥｈの彩管がない
ため、（３）、（４）式の−１，１１夫々の項がなく通
常の加減口となり、ｉが１４以上の積の指数のサムＳｉ
及びキャリーＣｉ＋１は次式％式％また、ｉが１４以上の商の指数のサムＳｉ及びボロー０
国は次式の如くなる。

・・・（１２）第１図において、端子１１０〜１１１４夫々には端子１
１　をＬＳＢとし端子１１１４をＭＳＢとする１５ビツ
トの指数Ｘの各ビットＸ。−Ｘ１４が入来し、また端子
１２゜〜１２１４夫々には端子１２　をＬＳＢとし端子
１２１４をＭＳＢとする１５ビツトの指数Ｙの各ビット
（Ｙｏ−Ｙ１４）が入来し、これらはビット毎に加減σ
器１０゜〜１０１４夫々に供給される。また、端子１３
には指数Ｘ、Ｙの加算時にｖ　Ｏｖで減口時に９１７と
なるＩ、７１換信号ｓｃが入来し加減算器１０ｏ〜１０
，４に供給される。端子１４には値Ｗ　Ｑ　Ｖの信号が
入来し加減ｎ器１０ｏにキャリー又はボローＣｉとして
供給される。加減算Ｚ１０　〜１０１３夫々のキャリー
又はボロー０国は次段の加減ｎ２Ｓ１０１〜１０１４夫
々の１２キヤリー又はボローＣｉ＋１として供給される
。

第１の加減算器１０゜〜１０１３夫々は（５）。

（６）、（７）、（８）式の演篩を行なうもので第２図
に示す構成である。第２図において端子１６．１７．１
８．１９に入来した信号Ｘｉ。

Ｙ・、Ｃ・夫々はイクスクルーシブオア回路２０に供給
され、ここで得られた（、Ｅ号は反転されることにより
（５）、（７）式のサムＳ、とされ端子２７より出力さ
れる。また、端子１６．１７よりの信号はイクスクルー
シブオア回路に供給され、端子１６の切換信号が７０９
のとき信号ｘｉはそのままで切換信号が７１９のとぎ（
ｉｊ号Ｘｉが反転されて出力され、その出力信号がアン
ド回路２２゜２３に供給される。信号通はインバータ２
５で反転されてアンド回路２３．２４に供給され、信＠
Ｃ，はアンドロ路２２．２４に供給される。アンド回路
２２．２３．２４夫々の出力信号はオフ回路２６に供給
され、ここで、切換１３号がＷ　□　Ｙのとき（６）式
のボＤ−Ｃ・　、切換信号が１÷１７１７のとき（８）式のキャリーＣｉ＋１が得られ、端
子２８より出力される。

第２の加減ｔｉ器１０１４は（９）、（１０）。

（１１）、（１２＞式の演０を（ｊなうもので、第３図
に示１構成である。第３図の回路の第２図と同一部分に
は同一符号を付し、その説明を省略する。第３図におい
ては、信号Ｙ、はインバータを通ることなくそのままア
ンド回路２３．２４に供給される。またイクスクルーシ
ブオア回路２９は信号Ｘｉ　、Ｙｉ　、Ｃ，を供給され
、その出力信号は反転されることなく端子２７より（９
）。

（１１）式のサムＳｉとして出力される。アンド回路２
６は切換信号がＷ　Ｏｆのときく１０）式のボローｃｉ
＋１　、切ＦＡ信号カ’　１　’　（７）！：キ（１２
）式のキャリーＣｉ＋１を生成して端子２８より出力す
る。

このようにして、第１図示の加減ｎ器１ｏｏ〜１０１４
夫々の端子１５ｏ〜１５１４より積又は商のゲタバキ表
現の指数の各ビット（Ｓｏ〜５１４）が出力される。第
１図示の回路では指数Ｘ、Ｙ及び切換信号を１回入力す
るだけで端子１５ｏ〜１５１４より積又は商のゲタバキ
表現の指数が出力され、加減口の回数が１回で演み、演
ｎ時間が従来の略１／２で済む。

〔発明の効果〕

上述の如く、本発明の指数加減ｎ回路によれば、１回の
□演ので積又は商のゲタバ↑表現の指数を得ることがで
き、積又は商の指数の演募時間が従来の略１／２で済み
、演鋒高速化がなされ、実用上極めて有用である。

【図面の簡単な説明】

第１図は本発明の指数加減ｎ回路の一実施例のブロック
系統図、第２図及び第３図は第１図示の加減算器１００〜１０１
３，１０１４夫々の一実施例の回路図、第４図は本発明
回路の説明用の真即値表を示す図である。図中において、１０８〜１０１３は第１の加減算器、１０１４は第２の加減ｎ器、２０．２１．２９はイクスクルーシブオア回路、２２〜
２４はアンド回路、２６はオア回路。

Claims

【特許請求の範囲】（ｎ＋１）ビットのうち下位ｍビットが全て“１”の場
合の数値を零とするゲタバキ表現の指数Ｘ及びＹ（但し
ｎは自然数で、ｍはｎ＋１未満の自然数）の加減算を行
なう指数加減算回路において、下位ｍビットの各ビットについて、加算時のサムＳ＿ｉ
及びボローＣ＿ｉ＿＋＿１夫々をＳ＿ｉ＝＠Ｃ＿ｉ∀Ｘ＿ｉ∀Ｙ＿ｉ＠Ｃ＿ｉ＿＋＿１＝＠Ｘ＿ｉ＠・＠Ｙ＿ｉ＠＋＠Ｙ＿ｉ＠
・Ｃ＿ｉ＋Ｃ＿ｉ・＠Ｘ＿ｉ＠（但し∀は排他的論理和
演算を表わす）とし、減算時のサムＳ＿ｉ及びキャリーＣ＿ｉ＿＋＿１
夫々Ｓ＿ｉ＝＠Ｃ＿ｉ∀Ｘ＿ｉ∀Ｙ＿ｉ＠Ｃ＿ｉ＿＋＿１＝Ｘ＿ｉ・＠Ｙ＿ｉ＠＋＠Ｙ＿ｉ＠・Ｃ
＿ｉ＋Ｃ＿ｉ・Ｘ＿ｉとして出力する互いに縦続接続さ
れたｍ個の第１の加減算器（１０＿０〜１０＿１＿３）
と、最上位の第１の加減算器（１０＿１＿３）よりのキ
ャリー又はボローを供給され、上位（ｎ＋１−ｍ）ビッ
トの各ビットについて、加算時のサム及びキャリーＣ＿
ｉ＿＋＿１夫々をＳ＿ｉ＝Ｃ＿ｉ∀Ｘ＿ｉ∀Ｙ＿ｉＣ＿ｉ＿＋＿１＝Ｘ＿ｉ・Ｙ＿ｉ＋Ｙ＿ｉ・Ｃ＿ｉ＋Ｃ
＿ｉ・Ｘ＿ｉとし、減算時のサムＳ＿ｉ及びボローＣ＿
ｉ＿＋＿１夫々をＳ＿ｉ＝Ｃ＿ｉ∀Ｘ＿ｉ∀Ｙ＿ｉＣ＿ｉ＿＋＿１＝＠Ｘ＿ｉ＠・Ｙ＿ｉ＋Ｙ＿ｉ・Ｃ＿ｉ
＋Ｃ＿ｉ・＠Ｘ＿ｉ＠として出力する互いに縦続接続さ
れた（ｎ＋１−ｍ）個の加減算器（１０＿１＿４）とに
より構成したことを特徴とする指数加減算回路。