JPS5827418A - デジタルフイルタ - Google Patents
デジタルフイルタInfo
- Publication number
- JPS5827418A JPS5827418A JP12473181A JP12473181A JPS5827418A JP S5827418 A JPS5827418 A JP S5827418A JP 12473181 A JP12473181 A JP 12473181A JP 12473181 A JP12473181 A JP 12473181A JP S5827418 A JPS5827418 A JP S5827418A
- Authority
- JP
- Japan
- Prior art keywords
- output
- multiplier
- adder
- delay
- negative
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は複数の遅延段を縦続接続した遅延回路からの
非負の信号に対し、所定の係数を乗算した後に加算する
構成を含むデジタルフィルタにおいて、係数が負である
遅延段についてはその値と絶対値が等しい正の値を乗算
器に入力し、これらの乗算出力を集めて加算した後に負
の値に変換し、これを係数が正である遅延段からの乗算
出力と加算するようくシ、このためすべての乗算は正数
どうしで行われ、正拳負の数を汲う乗算器に比べ必要な
乗算回路及び加算器路を減少せしめる構成のデジタルフ
ィルタに関する。
非負の信号に対し、所定の係数を乗算した後に加算する
構成を含むデジタルフィルタにおいて、係数が負である
遅延段についてはその値と絶対値が等しい正の値を乗算
器に入力し、これらの乗算出力を集めて加算した後に負
の値に変換し、これを係数が正である遅延段からの乗算
出力と加算するようくシ、このためすべての乗算は正数
どうしで行われ、正拳負の数を汲う乗算器に比べ必要な
乗算回路及び加算器路を減少せしめる構成のデジタルフ
ィルタに関する。
デジタルフィルタは、アナログ信号を標本化した後Ａ／
Ｄ変換を施したデジタル信号を入力信号とし、これに数
値的演算を行い出力信号を与え。
Ｄ変換を施したデジタル信号を入力信号とし、これに数
値的演算を行い出力信号を与え。
その入出力間に所望のフィルタ特性を持たせるものであ
る。一般（デジタルフィルタは再帰型と、非再噌型と釦
大別されるがいずれの場合もその基本回路構成は遅延回
路、乗算回路、加算回路等である、この中で４１１に乗
算器は回路規模が大きく。
る。一般（デジタルフィルタは再帰型と、非再噌型と釦
大別されるがいずれの場合もその基本回路構成は遅延回
路、乗算回路、加算回路等である、この中で４１１に乗
算器は回路規模が大きく。
しかも比較的多数必要とされる丸め、デジタルフィルタ
を実現する上での経済上の問題点となっている。
を実現する上での経済上の問題点となっている。
本発明はこの点く鑑みて為され九もので、正のデジタル
入力信号（員の係数を乗する際、この値と絶対値の等し
い正の値を乗算器に入力し、これらの乗算器出方を集め
て加算した後置の変換変換するようく１１乗算器では正
数どうしの演算のみが行われるようにし、正・負の数を
扱う乗算ａＫ比べ回路規模をかなシ減少せしめることを
目的としている。
入力信号（員の係数を乗する際、この値と絶対値の等し
い正の値を乗算器に入力し、これらの乗算器出方を集め
て加算した後置の変換変換するようく１１乗算器では正
数どうしの演算のみが行われるようにし、正・負の数を
扱う乗算ａＫ比べ回路規模をかなシ減少せしめることを
目的としている。
以下発明の内容を詳細に説明する。
一般に無再帰Ｗｉフィルタの演算は次式で表わされる。
Ｙｎ３ Σ Ａｋ＠Ｘｎ＋ｋ １１）
−Ｎ Ｙｎ：時刻ｔ＝ｎＴでのフィルタ出力 Ｘｎ：時刻ｔ＝ｎＴでのフィルタ入方 人ｎ；ｎ番目のタップの係数 Ｎ ：タッグ総数が２Ｎ＋１ ここで１＞Ｘｎ Ｏ、１＞Ａｎ １を仮定する。（
１）式をＡｋが正のものとに分けて次のように表現する
こともできる。
−Ｎ Ｙｎ：時刻ｔ＝ｎＴでのフィルタ出力 Ｘｎ：時刻ｔ＝ｎＴでのフィルタ入方 人ｎ；ｎ番目のタップの係数 Ｎ ：タッグ総数が２Ｎ＋１ ここで１＞Ｘｎ Ｏ、１＞Ａｎ １を仮定する。（
１）式をＡｋが正のものとに分けて次のように表現する
こともできる。
“・″ｋ（ゑ））Ａｋ″ゝｎ−１−ｋ ＋（−１） ｓ
、、へイ。１Ａｋｌ°ゝｎ−ｋｆ２）（１）の演算をそ
のまま実現し九従来の構成例を第１図に示す。第１図に
おいて１２は入力端子１１に加えられた入力データＸｋ
を各々Ｔ秒遅らせる遅延段、１３はタップ係数入にと遅
延段１２の出力を乗する乗算器、１４は乗算器１３の出
力を加え合わせる加算器、１５はフィルタ出力Ｙｎの出
力端子である。（２）式の演算を実現した本発明の実施
例を第２図く示す、ｔ４２図（おいて１１，１２．１３
’。
、、へイ。１Ａｋｌ°ゝｎ−ｋｆ２）（１）の演算をそ
のまま実現し九従来の構成例を第１図に示す。第１図に
おいて１２は入力端子１１に加えられた入力データＸｋ
を各々Ｔ秒遅らせる遅延段、１３はタップ係数入にと遅
延段１２の出力を乗する乗算器、１４は乗算器１３の出
力を加え合わせる加算器、１５はフィルタ出力Ｙｎの出
力端子である。（２）式の演算を実現した本発明の実施
例を第２図く示す、ｔ４２図（おいて１１，１２．１３
’。
１５は第１図と同様それぞれ入力端子、遅延段、乗算器
、出力端子を示す。本実施例では係数ＡＮ。
、出力端子を示す。本実施例では係数ＡＮ。
Ａ−Ｎ、・・・を正、係数Ａ−Ｎモ１ ｅ ”Ｍ−１を
負としている。
負としている。
正の係数の乗算出力は加算器１６に入力され、負の係数
の場合はその絶対値を乗算器１３へ入力し、乗算出力は
加算器１７へ入力される。加算器１７の出力はインバー
タ１９を介して加算器１８へ入力される。ここで、符号
反転に際してＬＳＢの誤差をなくすため、加算器１Ｂの
ＬＳＢの入力キャリーは１”にしておく、加算器１６の
出力も加算器１８へ入力され、その出力は出力端子１５
へ接続される。第１図と比較し走時ハードウェアとして
増加するものはインバータ１９のみであり、これは後述
するように乗算器１３′での７１−ドウエアの減少分く
比してわずかな量である。
の場合はその絶対値を乗算器１３へ入力し、乗算出力は
加算器１７へ入力される。加算器１７の出力はインバー
タ１９を介して加算器１８へ入力される。ここで、符号
反転に際してＬＳＢの誤差をなくすため、加算器１Ｂの
ＬＳＢの入力キャリーは１”にしておく、加算器１６の
出力も加算器１８へ入力され、その出力は出力端子１５
へ接続される。第１図と比較し走時ハードウェアとして
増加するものはインバータ１９のみであり、これは後述
するように乗算器１３′での７１−ドウエアの減少分く
比してわずかな量である。
次に乗算器について述べる。
（１）式において各乗算器の出力Ｃｋ ”Ａｋ ” Ｘ
ｎ−には係数Ａｋの符合によシ正及び負の値をとるが、
それが負の場合は引続き行われる加算を容易にする九め
２の補数表示を用いるのが通常である。負数を扱う乗算
は例えば次のように行われる。係数Ａｋを Ａｋ−１ａｏ ｋ（３） ａｏ ｋ：Ａｋの符号、 Ａｋ≧００時” ｏ 、ｋ
＝Ｏｅ Ａｋ ＜ Ｏの時１ｏ、に：１のように２の補
数表示の形で乗算器（人力しデータＸｎ−ｋ（≧０）と
の積Ｃｋ′を得る。
ｎ−には係数Ａｋの符合によシ正及び負の値をとるが、
それが負の場合は引続き行われる加算を容易にする九め
２の補数表示を用いるのが通常である。負数を扱う乗算
は例えば次のように行われる。係数Ａｋを Ａｋ−１ａｏ ｋ（３） ａｏ ｋ：Ａｋの符号、 Ａｋ≧００時” ｏ 、ｋ
＝Ｏｅ Ａｋ ＜ Ｏの時１ｏ、に：１のように２の補
数表示の形で乗算器（人力しデータＸｎ−ｋ（≧０）と
の積Ｃｋ′を得る。
Ｃｋ ’ ” Ｘｎ−ｋ （λに＋ａｏ、ｋ）
ｒ４１’次にＣｋを求めるために
次式で示す補正を行う。
ｒ４１’次にＣｋを求めるために
次式で示す補正を行う。
Ｃｋ ＝ Ｃｋ・−・。、ｋ”Ｘｎ−ｋ
（４）つまりλにの符号ビットａｏ ｋの値を検出
し＠１″の場合にはＣｋ′からＸｎ−ｋを減するもので
ある。この乗算方式の従来の構成例を第３図に示す。第
３図＝１．０）３３は式（４）′を実行する丸めの！ビ
ット×！ピットの乗算器、３４は式（４）を実行する丸
めの！ビット＋！ビットの加算器、３５は−ａｏ”Ｘｎ
−ｋを演算する１個のゲートである。加算器３４のＬＳ
Ｂの一方のキャリーは、 ａＯＸｎ−にのＬＳＢの誤差
をなくす丸めａＯが入力され、反転を必要とする。
（４）つまりλにの符号ビットａｏ ｋの値を検出
し＠１″の場合にはＣｋ′からＸｎ−ｋを減するもので
ある。この乗算方式の従来の構成例を第３図に示す。第
３図＝１．０）３３は式（４）′を実行する丸めの！ビ
ット×！ピットの乗算器、３４は式（４）を実行する丸
めの！ビット＋！ビットの加算器、３５は−ａｏ”Ｘｎ
−ｋを演算する１個のゲートである。加算器３４のＬＳ
Ｂの一方のキャリーは、 ａＯＸｎ−にのＬＳＢの誤差
をなくす丸めａＯが入力され、反転を必要とする。
３ｏ＝＠ｌ”の時は、正確にＸｎ−にの２の補数を加算
器３４に入力するようになっている。この場合のハード
ウェアは、本来必要な乗算器３４の他に補正の丸めのｊ
＋１個の全加算と、１個のゲートが必要となる。しかゐ
に第２図で説明し九本発明によれば乗数舷は必ず正で与
えられるため必要なハードウェアは乗算器３４だけで済
むことになる。
器３４に入力するようになっている。この場合のハード
ウェアは、本来必要な乗算器３４の他に補正の丸めのｊ
＋１個の全加算と、１個のゲートが必要となる。しかゐ
に第２図で説明し九本発明によれば乗数舷は必ず正で与
えられるため必要なハードウェアは乗算器３４だけで済
むことになる。
負の数を扱う乗算のもう一つの従来例として次に述べる
方法がある。つｔｊ）乗数ハを符号と絶対値で表示しＸ
ｎ−にと乗算を行った後畠０の値が＠１”の時乗算出力
の符号を反転する方法である。
方法がある。つｔｊ）乗数ハを符号と絶対値で表示しＸ
ｎ−にと乗算を行った後畠０の値が＠１”の時乗算出力
の符号を反転する方法である。
第４図にこの従来例を示す、第４図において３２は従来
例第３図と同様！ビットの被乗数Ｘｎ−ｋ 。
例第３図と同様！ビットの被乗数Ｘｎ−ｋ 。
３３は乗算器である０乗算器３３の２Ｉビツトの出力は
、符号と絶対値表示されｆＦ−１ビツトの乗数Ａｋ３１
’の符合ビットｉｏ、にとＯ間テ［−０Ｒ３６ｔ−とら
れて出力されている。これは１０．ｋが１”の時はその
ｉま乗算ａ３３の出力を通しｓ Ｊｉｏ、ｋが＠１′″
の時は反転を行い２の補数とするためのものである。最
終的な乗算出力Ｃｋの符号ビットＣｏ ｋ（＝ｊｌｏ、
１０は、次にＣｋが入力される加算器の符号ビットの他
に、 Ｌ８Ｂのキャリーにも入力され、正確に２０補数
を計算するようにする。第４図の場合は補正のために２
１個のＦＤＣＯＲゲートが必要とされるが、第２図で説
明したように本発明にょれば触は必ず正で与えられるた
め必要なハードウェアは乗算器３３だけで済ますことが
できる。第３図と第４図を比べた時、補正のために必要
な〕１−ドクエアは第４図の方が多少、少なくて済む、
今、本発明の利点をさらに明らかにするために従来例と
の回路規模の比較を行う。
、符号と絶対値表示されｆＦ−１ビツトの乗数Ａｋ３１
’の符合ビットｉｏ、にとＯ間テ［−０Ｒ３６ｔ−とら
れて出力されている。これは１０．ｋが１”の時はその
ｉま乗算ａ３３の出力を通しｓ Ｊｉｏ、ｋが＠１′″
の時は反転を行い２の補数とするためのものである。最
終的な乗算出力Ｃｋの符号ビットＣｏ ｋ（＝ｊｌｏ、
１０は、次にＣｋが入力される加算器の符号ビットの他
に、 Ｌ８Ｂのキャリーにも入力され、正確に２０補数
を計算するようにする。第４図の場合は補正のために２
１個のＦＤＣＯＲゲートが必要とされるが、第２図で説
明したように本発明にょれば触は必ず正で与えられるた
め必要なハードウェアは乗算器３３だけで済ますことが
できる。第３図と第４図を比べた時、補正のために必要
な〕１−ドクエアは第４図の方が多少、少なくて済む、
今、本発明の利点をさらに明らかにするために従来例と
の回路規模の比較を行う。
第４図の場合について補正のために必要なｇＸ−ＯＲ３
６が乗算器全体に占める割合を見積ってみる。
６が乗算器全体に占める割合を見積ってみる。
まず乗算器３３は１（１−１）個の全加算器と２個のＭ
のゲートで構成される。ＡＮＤゲート１個は全加算器１
個のｌ０ＬＥＸ−ＯＲ１個は全加算器１個の４０−とす
ると、補正の丸めに必要とされるハードウェアの乗算器
全体に占める割合は次式で与えられる。
のゲートで構成される。ＡＮＤゲート１個は全加算器１
個のｌ０ＬＥＸ−ＯＲ１個は全加算器１個の４０−とす
ると、補正の丸めに必要とされるハードウェアの乗算器
全体に占める割合は次式で与えられる。
！＋１；乗数及び被乗数の語長
しかるに本発明では前述しえよう（乗算はすべて正数ど
うしで行なわれる丸め、補正回路は必要としない、従っ
てＩｓ４図で示す従来の乗算器に比べ（５）式で与えら
れる割合だけ乗算器に訃ける回＃煩模が縮少される０例
えば７＝７の場合は、１個の乗算器の回路規模は１１慢
穐度減少することくなる。
うしで行なわれる丸め、補正回路は必要としない、従っ
てＩｓ４図で示す従来の乗算器に比べ（５）式で与えら
れる割合だけ乗算器に訃ける回＃煩模が縮少される０例
えば７＝７の場合は、１個の乗算器の回路規模は１１慢
穐度減少することくなる。
本発明のもう一つの効果として、乗算器からの出力信号
どうしを加え合わせる加算器の回路規模を６減少させる
ことがある０次くこの説明を行う。
どうしを加え合わせる加算器の回路規模を６減少させる
ことがある０次くこの説明を行う。
第１図で示す従来例では、乗算器１３Ｆｉ第３図又は第
４図に示す構成を有し、その出方信号ＣｋＣｃｏ、ｋ。
４図に示す構成を有し、その出方信号ＣｋＣｃｏ、ｋ。
Ｃ１，に、・・・、Ｃ２１，ｋ）の語長け（２１＋１
＞ビットである。
＞ビットである。
しかるに第２図で示す本発明では、前述し丸ように、符
合ビットを含まない正数どうしの乗算を行うため、乗算
器１３’の出方信号も符合ピットは不要となシ、その語
長け２ｊピツトとなる。仁の丸め第１図での加算器１４
に比べ、＠２図での加算器１６．１７．１８の回路規模
は減少する０例えばＩ＝７の場合、減少率はほぼタップ
数くよらず６９１程度となる。
合ビットを含まない正数どうしの乗算を行うため、乗算
器１３’の出方信号も符合ピットは不要となシ、その語
長け２ｊピツトとなる。仁の丸め第１図での加算器１４
に比べ、＠２図での加算器１６．１７．１８の回路規模
は減少する０例えばＩ＝７の場合、減少率はほぼタップ
数くよらず６９１程度となる。
以上詳細に説明したように１本発明（よればデジタルフ
ィルタを構成する（当シ正数どうしの乗算のみを行わせ
る方法によシ、乗算部及び加算部の両方で回路規模の減
少が可能となる。その減少率は、入力データ、タッグ係
数共に符合ビットを除い九語長が７ビツトの場合、それ
ぞれ約１１％と６％である。、また乗算部に対する加算
部の回路規模の割合はタップ数により多少異るが、この
例の場合、タップ数が１００程度の範囲内では１／４〜
１／３である。このためデジタルフィルタ全体での回路
規模の減少も１０チ程度が可能となる。このことによシ
従来デジタルフィルタを実現するうえで問題となってい
た乗算器の回路規模と、それに付随した加算器の回路規
模とが縮少され、デジタルフィルタを応用する種々の機
器、例えばデジタルテレビジ冒ンでの輝度・色度分離フ
ィルタをはじめとする各種フィルタに於て回路のＩＣ化
を容易にする大きな原因となった。
ィルタを構成する（当シ正数どうしの乗算のみを行わせ
る方法によシ、乗算部及び加算部の両方で回路規模の減
少が可能となる。その減少率は、入力データ、タッグ係
数共に符合ビットを除い九語長が７ビツトの場合、それ
ぞれ約１１％と６％である。、また乗算部に対する加算
部の回路規模の割合はタップ数により多少異るが、この
例の場合、タップ数が１００程度の範囲内では１／４〜
１／３である。このためデジタルフィルタ全体での回路
規模の減少も１０チ程度が可能となる。このことによシ
従来デジタルフィルタを実現するうえで問題となってい
た乗算器の回路規模と、それに付随した加算器の回路規
模とが縮少され、デジタルフィルタを応用する種々の機
器、例えばデジタルテレビジ冒ンでの輝度・色度分離フ
ィルタをはじめとする各種フィルタに於て回路のＩＣ化
を容易にする大きな原因となった。
第１図は無再帰型デジタルフィルタの従来の構成例を示
す図、第２図は本発明の実施例を示す図、第３図は正・
其の数を扱う乗算器の例を示す図、第４図は正・負の数
を機う乗算器の例を示す図である。 １１・・・入力端子、１２・・・遅延段、１３・１３′
・・・乗算器、１４・・・加算器、１５・・・出力端子
、１６．１７．１８・・・加算器、１９・・・インバー
タ、３１．３１’・・・乗数Ａｋ 、３２−・被乗数Ｘ
ｎ−ｋ、３３・・・乗算器、３４・・・加算器、３５・
・・ゲート。 ３６・・・ＢＸ−（ｌゲート。 代理人 弁理士 則 近 憲 佑 （ほか１名） 第１図 ５ 第２図
す図、第２図は本発明の実施例を示す図、第３図は正・
其の数を扱う乗算器の例を示す図、第４図は正・負の数
を機う乗算器の例を示す図である。 １１・・・入力端子、１２・・・遅延段、１３・１３′
・・・乗算器、１４・・・加算器、１５・・・出力端子
、１６．１７．１８・・・加算器、１９・・・インバー
タ、３１．３１’・・・乗数Ａｋ 、３２−・被乗数Ｘ
ｎ−ｋ、３３・・・乗算器、３４・・・加算器、３５・
・・ゲート。 ３６・・・ＢＸ−（ｌゲート。 代理人 弁理士 則 近 憲 佑 （ほか１名） 第１図 ５ 第２図
Claims (1)
- 所定の時間遅れを作る遅延段が複数個縦続接続され九遅
延回路に対して、前記遅延段の遅延時間と、同一時間の
間隔でサンプルされた非負の入力信号を供給せしめ、前
記遅延段からの信号に予め定められた係数を乗じた後、
この乗算出力信号を加算する構成を有するデジタルフィ
ルタにおいて、乗算すべき係数の値が正である遅延段に
ついてこの係数と遅延段出力との乗算を行った後これら
の乗算出力信号を集めて加′算する第１の加算回路と、
乗算すべき係数の値が負である遅延段（ついて、この係
数値と絶対値の等しい正の値を係数として遅延段出力と
乗算し、これらの乗算出力信号を集めて加算する第２の
加算回路と、前記第２の加算回路より得られる出力信号
を負の値に変換する変換回路と、前記第１の加算回路出
力と、前記変換回路出力とを加算する第３の加算回路と
を有することを特徴とするデジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12473181A JPS5827418A (ja) | 1981-08-11 | 1981-08-11 | デジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12473181A JPS5827418A (ja) | 1981-08-11 | 1981-08-11 | デジタルフイルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5827418A true JPS5827418A (ja) | 1983-02-18 |
Family
ID=14892708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12473181A Pending JPS5827418A (ja) | 1981-08-11 | 1981-08-11 | デジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5827418A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62142411A (ja) * | 1985-12-17 | 1987-06-25 | Nec Corp | デイジタルフイルタ |
| JPS62172807A (ja) * | 1986-01-27 | 1987-07-29 | Matsushita Electric Ind Co Ltd | 波形等化器 |
-
1981
- 1981-08-11 JP JP12473181A patent/JPS5827418A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62142411A (ja) * | 1985-12-17 | 1987-06-25 | Nec Corp | デイジタルフイルタ |
| JPS62172807A (ja) * | 1986-01-27 | 1987-07-29 | Matsushita Electric Ind Co Ltd | 波形等化器 |
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