JPH01233909A

JPH01233909A - ディジタル乗算器及びこれを用いたディジタルフィルタ

Info

Publication number: JPH01233909A
Application number: JP1022721A
Authority: JP
Inventors: Pierre Duhamel; ピエール　デュアミレ; Zhijian Mou; ジージャン　ムー; Michel Cand; ミッシェル　カン
Original assignee: Etat Francais
Current assignee: Etat Francais
Priority date: 1988-02-02
Filing date: 1989-02-02
Publication date: 1989-09-19
Also published as: EP0327445A1; FR2626691A1; FR2626691B1; US4974186A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、−Ｍ化したディジタル乗算器及び上記乗算器
を使ったディジタル・フィルタに関するものである。こ
れはディジタル信号処理、また「スカラー積」　（ある
いはしばしば「内積」）と呼ばれる量の計算のおいて、
次の形式で使用される。

Ｐ　”　ｒ　ａ＋Ｘ＋　　　　　　（１）この式で、ｉ
は階数又は次数を表わし、ｘ３項はＮ個の変数信号のグ
ループ、８４項は定数であるＮ個の与えられた係数のグ
ループを表わす。このような積は特にディジタル・フィ
ルタを使うときに見られる。

（１）によって定義される量を計算するためには、しば
しば第１図に示すような回路が使用される。乗算器ｌＯ
は第一の大力１２に順次にＸ、を受信し、第二の入力１
４に順次にａｌを受信する。その出力１６においては、
乗算器は順次これらの積ａｒＸ＋を供給する。累算器１
８は第−及び第二の入力２０と２４、並びに第二の入力
２４にループを作る出力２２を有する。Ｎ回のクロック
パルスの後、（ｉがＯとＮ−１の間のすべての整数値を
とると仮定すると）累算器は求める積Ｐを出力すること
になる。

この演算を実行するもう１つの方法は「分布演算」と呼
ばれる方法を使うことである。それはまず項Ｘｉをその
Ｂビットに分解することから成る。

ここでｊはＯ（最小桁ビット）とＢ−１（最高桁ビット
）との間の範囲にある。式（１）に示すものと併せると
これは二重積算を含むことになる。

この演算においては、積算の順序を逆にすることができ
、次のように書ける。

ビットＸｉＪはＯまたは１と考えられるから、ｊを与え
るとそれぞれの積ａ、ｘ、Ｊ２ｊはＯか又はａ＋２’に
等しい。このような積Ｎ個の和ｆｒは、それぞれ２つの
値をとり得るＮ個の項の和となる。従ってこの和は２Ｎ
個の異なる値と考えられる。これら２Ｎ個の値はすべて
、ａ、自身が求められ既知であるから、予め求められ、
計算することができる。

従って、式（３）の括弧内の項はこのグループの項の中
の１つに等しく、次数ｊが固定で次数ｉがＯからＮ−１
まで変化するＮビットのｘｌＪで定義される。

この方法は実行する乗算器は第２図に示す形態である。

Ｂ個のセルを持っているシフト・レジスタＲＱ、Ｒ１＋
　Ｒ１＋　ＲＮ−１これらはそれぞれＢビットの各語ｘ
１を内蔵している。ｍビットの２語から成る読出し専用
メモリすなわちＲＯＭ３０はｎ個の入力Ｅ１．Ｅｊ、・
・・、Ｅｌ・・・、ＥＮ−１を有し、これらはそれぞれ
Ｎ個のレジスタＲ９の出力に接続されている。上記のメ
モリには先に部分積に関して参照された２Ｎの可能な値
が入っている。メモリ３０には、第一の入力３５、出力
３６、及び第二の入力３７を有する加算・累算器３４に
接続された出力Ｓがある。出力３６は第二の入力３７に
フィードバックされる。図に示していないクロックがレ
ジスタのシフト、メモリの読出し、及び加算・累算器の
タイミングをとっている。

クロックの１パルスの後、１グループのＮビットｘｌＪ
（ｊは定められており、ｉの値はＯとＮ−１との間の値
）がメモリ入力Ｅ１・・・ＥＮ−１に加えられると、メ
モリはこのグループによってアドレスされ、対応する積
ｆｒを出力する。それからこれらの部分積の和を形成す
ることが必要であり、これは加算器３４にによって行わ
れる。

簡単にするため、加算すべき積のすべては正である、す
なわち加算のみが行われなければならないということが
、先に仮定されている。しかし、実際に考えられる数字
は符号を持っており、従って種々の取扱い量の符号につ
いて補助的な疑問が生じる。ただし、この分野の専門家
はこの疑問を解（方法を知っているので（２の補数の二
進コード）、ここではこれについて詳細に述べる必要は
ない。

スカラー積を得るための別の方法は、いわゆる「並列乗
算器」回路を使用することである。式（３）について先
に述べたように、項Ｘと項ａを部分積Ｐｒを得るため乗
算せねばならないことについては、Ｘをそのビットに分
解することが可能である。

（以下余ａ）積ａｘは従って次の形で得られる。

項ｘＪは０又は１に等しいビットである。項ａ２’はｊ
位置だけずらした語となる。

従って、実際の項では、式（４）は項ａの二進法表記の
ｊ次のビットＡ、の値に関して条件的に、ｊ位置だけシ
フトした語ａの次数ｊの前に得られる部分積に対する加
算を表わす。

４ビット語（今の表記法ではＮ＝４に対応する）に関す
る並列乗算器の一般的な図を第３図に示す。それは４つ
の加算器Ａｄｏ、　Ａｄｄ、　Ａｄｚ、　Ａｄ３より成
り、それぞれは第４図に示す構造の４つのセルで構成さ
れる。セルＣは第一のビットを受信する第一の入力４０
、第二のビットを受信する第二の入力４２、保持入力４
４、保持出力４６、伝搬入力４８、及び伝搬出力５０か
ら成る。

第−の加算器Ａｄｏの４つのセルはそれぞれ、積ＡｏＸ
ｏ＋　Ａ１Ｘｏ＋　ＡａＸｏ＋及びＡ３Ｘ０を形成する
。

加算器Ａｄ、は加算器Ａｄｏと比べて左側へ１つだけ桁
をシフトしである。その４つのセルは、加算器Ａｄ、の
４つのセルによって供給された結果に加えることから成
る演算を行う。ここで語ａ　（Ａ３Ａ。

ＡＩＡｏ）が左へ１桁だけシフトされているのである。

最終的に乗算器は８つの出力Ｐ０〜Ｐ７を持つことにな
り、そこにａとＸの積演算の結果が見られる。

第３図の乗算器の各加算器は図式的に第５図に示すよう
に表わされる。条件付加算器Ａｄ＋はある一語を受信す
る入力Ｅ、を持ち、これに語ａが条件付でビットＸ１の
値に加算され、出力Ｓ、に結果を出す。

並列乗算器のブロックダイアグラムは、従って、Ｂ個の
条件的加算器Ａｄｏ、　Ａｄ＋・・・Ａｄａ−＋を有す
る第６図のようになる。

実際には、ａは既知であるから、加算を行うことが問題
であって、その中でオペランド（ａ）は既知である。こ
の定数はＯ又は１に等しいビット（Ａ１、　Ａ１、・・
・Ａａ−１）に、既知の分布の関数として分解される。

従って予め、各定数について特定化した加算器を作り出
すことが可能である。このため、０又は１に等しい１つ
のビットの加算のために特定化するために、第４図のよ
うに普通のセルを適用することが必要となるだけである
。従って回路の複雑さはほとんど２に等しい率だけ減小
される。

１９８６年９月２２日に提出されたフランス特許申請番
号８６．１３２２２はこの種の特定化加算セルを２種類
述べている。これを添付図面７ａと７ｂに示す。第７ａ
図の加算セルは、ビットを受信するデータ入力Ｘ＋、イ
ンバータ５０、保持入力ｃ１、　ｐチャネルＣＭＯＳト
ランジスタ５３とＮチャネルＣＭＯＳトランジスタ５５
によって構成されるスイッチ５２、出力Ｓ、を有する排
他的論理和（ＯＲ）ゲート５６、論理状態１に対応する
固定電位Ｖｌ１９を受信し、保持出力信号Ｃ，。１を供
給するＮチャネルＣＭＯＳ　トランジスタ５８から成る
。トランジスタ５３と５５は、それぞれのゲートにビッ
トｘ６及びＸｉを受信する。トランジスタ５８はビット
Ａ６の補数λ１によって制御される。

第７ｂ図のセルは、上記と同じ要素から成るが、トラン
ジスタ５３と５５がＸＩとＸＩを受信するのでなく、代
りにｘｌとＸｉを受信し、ＰチャネルのＣＭＯＳトラン
ジスタ５９が固定電位ｖｄｄを受け、これが論理状態Ｏ
に対応する点が異なる。

第７ａ図と第７ｂ図の加算セルは第８ａ図及び第８ｂ図
の論理ゲートの形で示される。第８ａ図の加算セルは２
個の論理ゲート、すなわち排他的ＯＲゲート６０とＡＮ
Ｄゲート６２に要約される。各ゲートは一方の入力でビ
ットＸｌを、他方の入力で保持ビットＣ，を受ける。Ａ
ＮＤゲート６２は保持ビットＣ１＋１を出力し、排他的
ＯＲゲート６０は和のビットＳ１を出力する。

第８ｂ図に示す加算セルは、インバータ６３、排他的Ｏ
Ｒゲート６０及びＯＲゲート６４から成る。インバータ
６３はビットＸ、を受信し、その出力は排他的ＯＲゲー
ト６０の一方の入力に接続され、またもう一方の入力は
保持ビットＣ１を受信する。排他的ＯＲゲート６０の出
力は和Ｓ１を出力する。最終的にＯＲゲート６４はその
入力にビットＸ、とＣＩを受け、保持ビットＣＩ＋１を
出力する。

従って、完全な加算器は第７ａ図、　７ｂ、　８ａ、　
８ｂに示すような加算セルから成る。これらの加算セル
は、直列に接続される、すなわち１つの加算セルの保持
出力は次の加算セルの保持入力に接続される。

第９図はこの種の加算器を図式的に示す。これは−群の
加算セルＣＡｏ、　ＣＡＩ、　ＣＡ１、　Ｃ：ＡＢ−１
から成り、これらが直列に接続されている。それぞれの
加算セルはビットＸ、を受信し、固定の既知のオペラン
ドＡＢ−１，・・・ＡＩ、　ＡｏのビットＡ、の論理値
の関数である、特定の構造を持っている。

上記の加算器から演算加算器を得るには、第１０図に示
すようなマルチプレクサを加える必要がある。このマル
チプレクサにおいて、ｉ次の条件付加算器、すなわちＡ
ｄＣ、は第９図に従１て加算器Ａｄ、から構成され、部
分和Ｓ、を２つの入力を持つているマルチプレクサＭｘ
＋から受信する。２つの入力のを持っているマルチプレ
クサＭｘ＋から受信する。２つの入力の内１つの入力ｅ
１は加算器Ａｄ。

の出力に接続され、他の入力＋１は上記の同一の加算器
の入力に接続される。このマルチプレクサは制御入力ｅ
ｅｌを有し、この入力が条件付きビットであるビットＸ
、を受け、同時に出力ＳＬを持っていて新しい和Ｓ１，
１を出力する。条件付きビットＸｉが０にあるときは、
マルチプレクサは直接Ｓ１を供給して加算器Ａｄ、を「
短絡」し、その結果ＳＩ＋Ｉ”Ｓｌが得られる。条件付
きビットＸＩが１にあるときは、Ａｄ、で行われる加算
が考慮に入れられ、Ｓｌとは異なる新しい和Ｓ１＋＋　
（Ｓ＋＋＋＝Ｓ＋”ａ１）が得られる。

２つのオペランドの符号が何であっても、このような加
算器を使うことができる。すなわち固定オペランドが負
である場合は、このオペランドが２の補数コードで表わ
されるように単に加算セルを選ぶことが必要なだけであ
る。

加算器はまた減算器としても使うことができる。この場
合は第一と第二の型の加算セルを交換するだけで十分で
ある。このことは先のケースでは固定オペランドの補数
を加えること、及び保持ビットｃｏを論理値１に配線す
ることに当る。これはまた固定オペランド−Ｂを可変オ
ペランドＡに加えることに等しい。

固定オペランドを扱っている第１０図のような加算器で
構成された、第６図に示すような並列乗算器は、従って
ａｘの形式の積を得ることを可能にする。次式の形の量
を得るためには、この形式の複数のＮ個の乗算器を有することが必要であ
り、その各々は固定オペランドａ０・・・ａＮ−１の１
つに専用となり、それぞれＮ個の項Ｘｏ、・・・ＭＳ−
１を受信する。最終の加算器はスカラー積Ｐを与えるこ
とになる。

ある面では満足な状態ではあるが、これらのデバイスは
それらが分布演算に基づいているが、固定オペランドに
よる並列乗算器であるかに関係なく、複雑で実現が困難
である。従って、スカラー積の長さが限られている（代
表的な数値としては１０未満）とき、分布演算はうまく
適用されるけれども、メモリの大きさが長さと共に指数
関数的に増加するから、これを超えると問題になってく
る。大きな値の長さについては、メモリを数個のサブメ
モリに分割することが必要である。それからこれらの部
分計算結果を加算しなければならない。演算を実行する
集積回路（ＩＣ）に関しては、このことはエツチング設
計のレギュラリティのかなりの部分を喪失することにつ
ながることになる。並列乗算器についての解決法につい
ては、異なる係数の到来を制御することはむすかしく、
要素間の接続はＩＣの上では禁止されるような長さを持
つ。

本発明はこう言った不利な点を回避する乗算器に関する
ものである。

それは従って、その構造が点検部分を簡単化することを
可能とするような、加算器を推奨する。

もはや（バス、メモリ、シーケンス等）係数の到来を制
御し、局部的な接続を防ぐ、あるいは少な（ともその長
さを減らす必要性はない。対応するＩＣの設計は、極く
限られた数のセルに基づき、非常に繰返し性が強くなる
。この設計法による大きさはＮと共に増加するが、直線
的な増加に止まる。更に、このようなデバイスの流率は
いわゆる　、「パイプライン」段階の必要数を導くのに
適用す　　。

ることかできる。本発明はこの結果を直列ビット、並列
語の入力装置、並列処理を行う初めの乗算回路、及び出
力累算器中で行われているビット直列処理を使用するこ
とによって達成している。

更に特化すれば、本発明は次の形の量Ｐを計算すること
のできる一般化した数値乗算−に関するものである。

ここで項ａ１はＮ個の与えられた係数に対応する二進語
であり、項Ｘ、はＮ個の変数信号に相当するＢビットの
二進語である。上記の一般化したディジタル乗算器は、
Ｂビットに関して並列な語入力と直列ビット出力とを有
し、ｉ番目のレジスタが二進語ｘ１のＢビットを含むよ
うなＮ個のシフトレジスタ、それぞれデータ入力、データ出力、及び制御入力を備え
、ｉ番目の条件付き加算器の制御入力はｉ番目のシフト
レジスタに接続されており、ｉ番目の条件付き加算器の
データ入力とデータ出力はそれぞれ（ｉ−１）番目の条
件付き加算器の出力と（ｉ＋１）番目の条件付き加算器
のデータ入力と１こ接続されていて、上記ｉ番目の条件
付き加算器は項ａｌを組込んであり、これをそのデータ
入力で受けた信号に、語Ｘ、の５番目のビットＸＩＪの
値に関して条件付きで加え、上記ビットは制御入力で受
信されているようなＮ個の条件付き加算器、第−及び第
二のデータ入力を備え、第一のデータ入力はＮ番目の条
件付き加算器の出力に接続されている加算累算器であっ
て、同時に一桁だけビットをシフトさせた上記加算累積
器の第二のデータ入力に接続されるデータ出力をも有す
るもの、Ｎ個の直列レジスタに含まれ、０からＢ−１ま
で５次を通過させるＢビットのシフトを並列して制御す
るためのクロック回路、及びクロックの毎８回パルス毎に加算累算器のデータ出力に
出力される求める量Ｐ、から成ることで特徴づけられている。

本発明はまた次に示す式の計算に対して先に定義した乗
算器を実現する、非回帰的ディジタル・フィルタにも関
係している。

このフィルタは、ＢビットのＮ個のレジスタを有し、各レジスタはＢビッ
トについて並２列入力とＢビットについて第一の並列出
力を有し、上記レジスタは上記の並列入出力によって並
列に相互接続され、また各レジスタが第二の並列出力も
持っているような一般的入力レジスタ、一群のシフトレジスタ及び−群の条件付き加算器とを有
し、これらの中でｉ番目のシフト・レジスタの並列語入
力が同じ次数１のレジスタの第二の出力に接続されてい
るような、先に述べた定義に沿ったディジタル乗算器、
から成ることで特徴づけられている。

解くべき問題に戻って言えば、それは積（１）の計算で
ある。

先にこの積は次のような形に置換できるということを示
した。

かっこの中の式は次のように書くことができる。

ここで変数ｕｉは２つの異なる値をとることができる。

従って関数ｆｒは２Ｎの異なる値を、それを形成してい
るＮ個の係数旧の値に従ってとることができる。これが
先述した分布演算の最も基本となっている。

本発明によれば、関数ｆｒは一群の条件付き加算器によ
って計算され、先行技術の場合そうであつたようなＲＯ
Ｍの助けによったものではない。このような群は、既に
第５図に関して使用した例によって、即ちｉ次の条件付
き加算器（記号ＡｄＣ、）がａｌを変数１の値に条件が
ある、受信する数に加えるという、第１１図に示しであ
る。表記された群はこの形式のＮ個の加算器、すなわち
ＡｄＣＯ・・・ＡｄＣ，−。

から成り、最終的に（５）式に定義された関数ｆ４を出
力する。

このような回路は第６図に示したように、並列乗算器と
しての先行技術に似ていると思われるかもしれない。し
かし、２つの重要な差を強調する必要がある。本発明に
よる加算器においては、各段階に加えるべき定数は個々
の段階で異なるのである。本発明者がこの乗算器を先行
技術の乗算器に対抗して「−膜化された」と言うのはこ
のためである。先行技術による乗算器では、ある程度特
殊化されている、すなわち加えるべき定数は常に同一な
のである。また個々の段階の間で（２の乗算に対応する
）−桁のシフトが無いのである。

しかし、本発明による一般化された乗算器と既知の並列
乗算器との間の構造的類似の結果として、後者について
動作スピードを改善するために開発された全ての変形は
本発明による一般化された乗算器にも適用できるのであ
る。

本発明に基づ（一般化された乗算器は２つの別の形式を
とることができる。すなわち、先に第９図に関して述べ
たように予め定めた加算に特殊化した条件付加算器を使
う機能とデバイスを適切な値ののために起動する前にロ
ードされたメモリとして特別の手段を使用する機能とで
ある。第一のモードは第二のものよりもコンパクトであ
るが、特別の計算に特殊化されたままであって、第１２
図に示されている。

これかられかるように、一般化されたディジタル乗算器
は次のものから成る。

Ｂビットの並列語入力と直列ビット出力を有するＮ個の
シフトレジスタＲＤｏ、　ＲＤ＋、・・・ＲＤ＋。

ＲＤＮ−１，そのｉ番目のレジスタＲＤ、はＢビットの
二進語Ｘｉを内蔵する。

そのｉ番目の加算器がデータ入力ｅｄ１、データ出力ｓ
ｄ１、及び制御入力ｅＣ１を有し、条件付き加算器Ａｄ
Ｃｌの制御入力ｅＣ＋はｉ番目のシフトレジスタＲＤ、
の出力に接続され、ｉ番目の条件付き加算器のデータ入
力ｅｄ、とデータ出力ｓｄ、はそれぞれ（１−１）番目
の条件付加算器のデータ出力及び（ｉ＋１）番目の条件
付加算器のデータ入力に接続されているような、Ｎ個の
条件付加算器ＡｄＣｏ。

ＡｄＣ１、・・・ＡｄＣ１、・・・ＡｄＣｓ−＋。

第−及び第二のデータ入力Ｅｄ＋、　Ｅｄｉを有し、第
一のデータ入力Ｅｄ＋はＮ−１次の条件付き加算器の出
力５ｄＮ−８に接続され、更に自身の第二のデータ入力
Ｅｄｚに帰還ループを持つデータ出力Ｓｄを有し、その
際−桁だけシフトする帰還が行われ（レジスタＲＤ＋に
含まれるビットが最左端で最低の次数を有する場合は右
方へ、反対の場合は左方へ）、上記シフトはＤＥＣとい
うブロックで第１２図に示されているような、加算累算
器ＡｄＡｃ、Ｎ個のレジスタＲＤ、・・・ＲＤＮ−１に
含まれているビットのシフトを制御するためのクロック
回路Ｈ０この乗算器は次のように動作する。シフトレジ
スタＲＤ１、−ＲＤ、　・ＲＤ１、は語ＸＯ”’ＸＩ”
’ＸＮ−１を含んでいる。各クロックパルス送出に対し
て、これらの語のビットは一桁だけ右ヘシフトする。前
記レジスタのＮ個の出力に５回のクロックが課せられた
後は、語ＸＩのｊ次のＮビットが見られる。すなわち、
Ｘｏ、　ｊ＋　”’Ｘｌ、　ｊ＋　”’Ｘｉ、　Ｊ””
ＸＮ−＋、　Ｊ。

条件付加算器ＡｄＣＯ・・・ＡｄＣｌ・・・ＡｄＣＮ−
＋はそれぞれａｏ、　ａ＋、・・・ａ＋、・・・ａＮ−
１という一語を、これらの加算器がその制御入力に受け
るビットＸ。、Ｊ＋Ｘ１．ｊ・・・Ｘｉ、　ｊ、・・・
ＸＮ−１，７の値に条件がついている、それらのデータ
入力に受ける語に加算するこ°とができる。

最終の条件付き加算器ＡｄＣＮ−１はｆＪという和を出
力する。

ｆｒ＝’、＜　ａ、ｘ１、、　　　　（５゛）加算累算
器ＡｄＡｃは各ｆｒに、前に一桁だけ右（２による除算
に対応する）にシフトして得られているｆｒ−１を加算
する。この種の加算をＮ回繰り返す、すなわちＢ回のク
ロックの後次のものが得られる。

すなわち求めるスカラー積Ｐ（（１）式参照）が得られ
る。

第１２図の回路において、各条件付き加算器は第１０図
に示すようにして形成することができる。

この符号ビットの処理はあらゆる場合に、分布演算に対
すると同じ方法で起る。すなわち２の補数コードを使用
する場合、累算器の内容から部分結果ｆ　（Ｘｏ、　Ｂ
−１＋　ｘｌ、　Ｂ−１ｎ　”’ＸＮ−１Ｂ−１）を減
算する。

先に述べた乗算器は非回帰的ディジタルフィルタを形成
するのにも使うことができる。このようなフィルタは次
式で記述することが知られている。

ハ＝　”、＜　ａ＋Ｘｎ−＋　　　　　（６）ここでａ
＋はフィルタの係数、Ｘｎ−１はｎ−ｊ次の語であって
ｎは固定指標、ｉは加算指標である。換言すれば、サン
プリングした信号のディジタルフィルタリングは、遅延
させ重みづけしたサンプルの和の計算ということになる
。

（６）式は（１）式の特殊ケースであることを理解する
のは容易である。（６）式を使う非回帰的ディジタル・
フィルタは、ｘｌがＸｎ−１になったスカラー積の計算
に等しい。

ディジタル・フィルタに適用する乗算器は第１２図の実
施の態様のものと同じ構造を有するが、処理されるディ
ジタル語はいく分異なる意味を持つことになる。シフト
レジスタＲＤ、の中には語Ｘｎ−１が現れ、これはＢビ
ットＸｎ−１，ｌｌ−１＋・・・Ｘｎ−＋、＋１　・・
・Ｘｎ−１，。を持っている。また条件付加算器ではフ
ィルタ係数ａＯｒ　ａｌ＋・・・ａｌ・・・ａｎ−１が
得られる。従って乗算器の出力はフィルタされた信号、
すなわちｙｎのｎ次の成分を与えることになる。

次の成分ｙｎ＋１を得るためには、サンプルＸｎ＋＋Ｉ
Ｘｎ・・・Ｘｎ−＋＋＋すなわちサンプルの組を一桁だ
けシフトする処理が必要である。完全なフィルタは、フ
ィルタリングするのに必要なＮ個のサンプルを代表する
Ｎ語を受信できる、補助のレジスタを持つ必要があり、
このことが第１３図に示しである。ここに示しであるフ
ィルタは、一般入力レジスタ５０、−群のシフトレジス
タ６ｏ、−群の条件付加算器７０、及び加算累算器Ａｄ
Ａｃから成る。

入力レジスタ５０はＮ個のレジスタＲＥＧｎ。

ＲＥＧ１、、　・ＲＥＧ１、、　・ＲＥＧ１、、から成
る。これらのレジスタはすべてＢビットであり、並列に
加えられたＢビットの語をロードする。前記Ｎ語の群は
従ってサンプルした信号の「写真」の役割をし、入力５
２に加えられる。

レジスタＲＥＧのそれぞれはブロック６ｏのシフト・レ
ジスタの１つを負荷とし、Ｂビットは並列に印加される
。各語は次いでシフトにより、すなわちブロック７０に
よる処理のためビット毎に読み込まれる。従って、最終
の語Ｘ。が５０に導入されたとき、すなわち第一のレジ
スタＲＥＧ、に導入されたとき、フィルタはフィルタリ
ング成分ｙｎを計算することができる。

このようなフィルタの種々の部分の動作周波数を定義す
るために、ブロック５０は信号周波数ｆ。

（語において）で動作し、上記ブロックの内容は周波数
ｆｒでブロック６０に記録され（記録周波数）、ブロッ
ク６０のシフト・レジスタ（ビットで）は周波数ｆｅ、
ブロック７０の計算周波数で動作することを仮定する。

成分ｙ。を構成しているビットは従って速さＢｆｃで得
られる。

次のように特徴づけられたデバイスは、ｆｒ＝ｆ。

ｆｒ＝ｆｃ／Ｂ式（６）で述べたとおり、ＦＩＲ形のフィルタリングを
行う。従って、既存の技術によって代表的には、ｆｃ＝
２５ＭＨｚを得ることが可能である。従ってＢ＝８ビッ
トについては、デバイスは３　ＭＨｚの速さでフィルタ
リングを行うことができる。

Ｍ分の１だけ部分サンプリングされる出力のフィルタ、
すなわちすべてのサンプルが計算されるのでな（、代り
にＭ個に１つのサンプルが計算される。すなわちｙ。＋
　１７４　、Ｙ　１１゜２う９等のみが計算されるフィ
ルタを実現することが可能である。

次のパラメータを選ぶことができる。

ｆｒ＝ｆｓ／Ｍｆｒ　＝　Ｍｆｒ／Ｂ本発明に基づくフィルタは第１４図に示すように並列構
造にし易い。ここに示すデバイスは３つのフィルタＦ１
、　Ｆ１、　Ｆ、を含んでいる。各フィルタは第１３図
に示したとおり、語シフト・ブロック５０、ビットシフ
ト・ブロック６０、及び計算ブロック７０から成る。こ
れらのブロックはフィルタＦｌ＋Ｆ２＋Ｆ３に対応して
１．２．３の番号が割当てられている。

フィルタＦ＋、　Ｆ２．　Ｆ３は同一の入力Ｅを有し、
すべてのサンプルｘｌｔｌ　Ｘｎ−１，ｘｒｔ−ｚ等が
レジスタ５０／１．５０／２．５０／３に加えられ、あ
る時点でこれらは同じ語を持っているようになっている
。ただし、記録の瞬間は６０／１．６０／２．６０／３
の各ブロックにおいて異なる。時刻ｔ０において、レジ
スタ５０／１．５０／２．５０／３がシーケンスｘｎ、
　Ｘｎ−＋、　Ｘｎ−２等（すなわち第１４図の表記に
対応する瞬間において）を持っているとき、レジスタ５
０／ｌの記録はレジスタ６０／１において生じる。６０
／２のレジスタにおける記録は時間間隔Ｔの後記る、す
なわちＴが信号の周波数ｆｓに対応するサンプリング周
期を表わす場合はｔｏ＋Ｔにおいて起る。換言すれば、
６０／２における記録は、サンプルＸｎ＋＋が入力レジ
スタ５０／ｌ、　５０／２．５０／３に導入されたとき
に起るということになる。

同様にして、時刻ｔ。＋２丁においてはブロック６０／
３のサンプルの記録が起る、すなわち最後のサンプルＸ
。＋２が入力されたときに記録が起る。

このような構造では、計算ブロック７０／１はフィルタ
係数ｙｎを出力する。時間間隔Ｔだけ後になって、ブロ
ック７０／２が係数ｙ□１を出力し、また新しい間隔Ｔ
の後ブロック７０／３が係数３／ｎや２を出力する。そ
れからブロック７０／１が新しい係数ｙ。。３を出力し
、ブロック７０／２が係数ｙ１、＋４．ブロック７０／
３が係数ｙｎ＋５等と続（。これらの係数のすべてが組
み合わされ（例えば３状態出力として）、フィルタリン
グ成分の連続シーケンスを形成する。

もちろん、第１４図で説明した変形は並列に３つのフィ
ルタを持っているといっても、これは単に°説明の方法
として述べたに過ぎず、サブアセンブリの数が幾らであ
っても、本発明は並列構造を持っているすべてのフィル
タのことを取扱っているのである。一般的な言葉で言え
ば、Ｍという比で部分サンプリングしたＬ個のフィルタ
を並列に並べ、Ｔ３が信号の周波数Ｆ、に対応する周期
の場合は、ＴＢ／Ｌだけシフトした記録の瞬間又は時刻
に動作させることが可能である。Ｌ＝２とすると、２つ
のフィルタＦ、及びＦ２を得、これらのフィルタのそれ
ぞれについて次のように選ぶことができる。

ｆｒ＝ｆｓ／２ｆｒ　＝　２ｆｅ／Ｂｆｅ＝　２４ＭＨｚ、　　Ｂ　＝　８ビツトに対しては
、ｆｓ＝６ＭＨｚ、　ｆ　ｒ　＝３　ＭＨｚが得られる
。

２つの記録周波数ｆｒの位相は異なっていて、Ｂ／２ｆ
ｒたけシフトしていなければならない。

従って、このような並列構造のデバイスにおいては、５
０の部分のみが信号周波数ｆｒで動作する。

従ってデバイスを並列に設置することによって可能性の
ある割合を制限するのはこの部分である。

他の周波数はすべてｆｏのオーダである。

和ｙ１、が係数Ｍにデバイスのサンプリング係数より小
さい数を乗じただけ部分サンプリングされるように、周
波数ｆｒ、　ｆｒ、　ｆｒを選ぶことができる。

従って、回路の１つが周波数ｆｒを生じ、順次同期信号
を供給してその自身の周波数ｆｒを生じることができる
ような同一の回路を得ることができる。但しこのｆｒは
位相をずらして、それによって二番目のデバイスが順次
他の同期信号を出す、等々とつながって行く。

先に述べた方法で並列構造のフィルタに含まれる異なる
パラメータを要約することができる。

Ｌ：　並列に接続を予定する回路の数Ｍ二　部分サンプリングのレベルｆｏ：　　計算周波数ｆｓ：　　信号周波数ｆｒ：　　記録周波数Ｅｓｙｎｃ　　：　　同期入力５ｓｙｎｃ　　：　　同期出力Ｂ：　入力信号のビット数ＤＳ　：　　Ｓ１、、。−Ｅ□、＝２個の引続（回路の
信号ｆ７間の時間遅れこれらのパラメータはすべて実際に４つの基本データｆ
ｃ、　ｆｒ、　Ｍ、　Ｂに依存しており、従って次の関
係を得る。

Ｌ　＝　ｆｒ／ｆｃＢ／Ｍｆｒ＝ｆｃ／ＢＤＳ＝　Ｂ／Ｆｅ−Ｌ＝　Ｍ／ｆ。

最初の接続されていない同期入力はシフトしていない記
録周波数を示し、ＤＳは続（回路とのシフトを示してい
る。

サブアセンブリ［Ｌ、　Ｍ、　ｍａｘ（ｆｃ、ｆａ）］
　　（Ｂはもちろん回路設計時に知られている）はパラ
メータの全てを供給し、他の信号が容易に発生できるよ
うにし、また回路の単純使用をも許容する。例えば、次
のような回路を選ぶことが可能である。

ｆ　ａ　＝　５０ＭＨｚ、　ｆｃ　＝　２５ＭＨｚ、　
Ｂ　＝　８　、　Ｍ　＝　１　、　Ｎ　＝４０゜これよ
りＬ＝１６回路並列接続ｆｒ＝３ＭＨｚＤＳ＝　１１５０ＭＨｚ　　　　　が得られる。

回路の具体的実現の見地からすると、各回路はＣＭＯＳ
技術と３「バイブライン」　（３回路並列）レベルにお
いては約３万個のトランジスタを持ったことになる。こ
のような回路は人口衛生を意図したモデムのフィルタと
して使用することができる。

単純に接続した１６の同一回路の群（同一入力、同一出
力、準同−制御）は従って、５０ＭＨｚサンプリング周
波数でのディジタルフィルタリングを可能とする。

先に述べた構造が、その重要な機能を示すために図式的
に表わされたことは明かである。実際は、すなわちこれ
らの機能を行う集積回路においては、これらの手段を異
なる方法、例えばそれらをはさみこんだり混合したりす
ることによって、分散させることが可能である。従って
５０の部分のレジスタは６０の部分のレジスタにもつと
近づけて、サンプルの記録を容易にすることもできよう
。

また、フィルタの係数の指定を最終のマスキング動作の
間にのみかかわるように、ＩＣ回路を作ることもできる
。従って、要求によっては、今までに得られていたゲー
ト配列をもとにして、あるフィルタを非常に迅速に生産
することができる。

【図面の簡単な説明】

第１図は従来の計算回路、第２図は第１図における乗算器の例、第３図は並列乗算器の一般的な例、第４図は第３図におけるセルの構成例、第５図は第３図
における加算器の構成例、第６図は並列乗算器のブロッ
クダイアグラム、第７ａ図と第７ｂ図は特定化加算セル
の例、第８ａ図と第８ｂ図は加算セルの論理回路図、第
９図は直列接続された加算器の例、第１Ｏ図はマルチプレクサをふくむ演算加算器の例、第１１図は本発明に基づ（−群の条件付き加算器、第１２図は本発明に基づく乗算器のブロック図、第１３
図は本発明によるディジタル・フィルタ、第１４図は並
列構造を持つフィルタである。

Claims

【特許請求の範囲】

（１）ａ＿ｉという項がＮ個の与えられた係数に対応す
る二進数の語（ワード）で、ｘ＿ｉという項がＮ個の変
数信号に対応するＢビットの二進数の語であるような、
次の形式の量Ｐを計算することができ、 ▲数式、化学式、表等があります▼ 以下に示すものから構成されていることを特徴とする一
般化されたディジタル乗算器；（ａ）Ｂビットに関する並列語入力と直列ビット出力を
有し、ｉ番目のレジスタ（ＲＤ＿１）がＢビットの二進
数の語ｘ＿ｉを持っているようなＮ個のシフト・レジス
タ（ＲＤ＿０、…ＲＤ＿Ｎ＿−＿１）、（ｂ）それぞれ
がデータ入力、データ出力、及び制御入力を備え、ｉ番
目の条件付き加算器（ＡｄＣ＿１）の制御入力（ｅｃ＿
ｉ）がｉ番目のシフト・レジスタ（ＲＤ＿ｉ）の出力に
接続され、ｉ番目の条件付き加算器（ＡｄＣ＿１）のデ
ータ入力（ｅｄ＿１）及びデータ出力（ｓｄ＿１）がそ
れぞれ、（ｉ−１）番目の条件付き加算器のデータ出力
、及び（ｉ＋１）番目の条件付き加速器のデータ入力に
接続されており、上記ｉ番目の条件付の加算器（ＡｄＣ
＿ｉ）はａ＿ｉ項を内蔵し、これをそのデータ入力で受
けた信号に、語ｘ＿ｉのｊ番目のビットｘ＿ｉ＿ｊの値
に関して条件付で加え、上記ビットは制御入力（ｅｃ＿
ｉ）で受けているような、Ｎ個の条件付き加算器（Ａｄ
Ｃ＿０、…ＡｄＣ＿Ｎ＿−＿１）、（ｃ）第一及び第二
のデータ入力（Ｅｄ＿１、Ｅｄ＿２）を備え、その第一
のデータ入力（Ｅｄ＿１）はＮ番目の条件付き加算器（
ＡｄＣ＿Ｎ＿−＿１）の出力（ｓｄ＿Ｎ＿−＿１）に接
続され、またデータ出力（ｓｄ）を持っていて第二のデ
ータ入力（Ｅｄ＿２）に、一桁だけビットをシフトした
後接続している、加算累算器（ＡｄＡｃ）、（ｄ）Ｎ個
の直列レジスタ（ＲＤ＿０、…ＲＤ＿Ｎ＿−＿１）に含
まれ、次数ｊを０からＢ−１まで通過しているＢビット
のシフトを並列に制御するためのクロック回路（Ｈ）、（ｅ）Ｂ回のクロック出力毎に加算累算器（ＡｄＡｃ）のデータ出力に供給される求める量Ｐ。
（２）各条件付加算器（ＡｄＣ＿ｉ）は、加算器（Ａｄ
＿ｉ）、定数（ａ＿ｉ）、及び２つのデータ入力（ｅ＿
ｉ、ｅ′＿ｉ）を有するマルチプレクサ（Ｍｘ＿ｉ）か
ら成り、それぞれ加算器（Ａｄ＿ｉ）の入力と出力に、
及び同じ次数のシフト・レジスタ（ＲＤ＿ｉ）の出力に
接続され、ビット（ｘ＿ｉ＿ｊ）を受けている制御入力
（Ｅ＿ｃ＿ｉ）に接続されていることを特徴とする、請
求項１に記載のディジタル乗算器。
（３）次に示す形の式の計算に、 ▲数式、化学式、表等があります▼ 以下のものから構成されることを特徴とする、請求項１
に記載の乗算器を使用する非回帰的ディジタル・フィル
タ；（ａ）各レジスタがＢビットの並列入力及び第一のＢビ
ットの並列出力を有し、これらのレジスタが上記の並列
入力と出力によって並列に相互接続され、各レジスタが
更に第二の並列出力を持つている、Ｎ個のレジスタ（Ｒ
ＥＧ＿ｎ、…ＲＥＧ＿ｎ＿−＿Ｎ＿＋＿１）を持ってい
る一般入力レジスタ（５０）、（ｂ）シフト・レジスタ（ＲＤ＿０、…ＲＤ＿Ｎ＿−＿
１）の群（６０）及び条件付加算器（ＡｄＣ＿０、…Ａ
ｄＣ＿Ｎ＿−＿１）の群（７０）を有する、前に述べた
定義に基づき、その中ではｉ番目のシフト・レジスタ（
ＲＤ＿ｉ）の並列の語入力が同じ次数ｉのレジスタ（Ｒ
ＥＧ＿ｉ）の第二の出力に接続されている、デジィタル
乗算器。
（４）シフト・レジスタ（５０）が信号周波数ｆ＿ｘで
動作し、Ｎ個のシフト・レジスタ（ＲＤ＿０、…ＲＤ＿
Ｎ＿−＿１）の群（６０）が入力レジスタ（５０）の内
容を周波数ｆ＿ｒで記録し、条件付き加算器（ＡｄＣ＿
０、…ＡｄＣ＿Ｎ＿−＿１）の群（７０）が計算周波数
ｆ＿ｃで動作することを特徴とする、請求項３に記載の
ディジタル・フィルタ。
（５）周波数ｆ＿ｒ＝ｆ＿ｓ且つｆ＿ｃ＝Ｂｆ＿ｇであ
ることを特徴とする、請求項４に記載のディジタル・フ
ィルタ。
（６）係数Ｍだけの部分サンプリングで動作し、ｆ＿ｒ
＝ｆ＿ｇ／Ｍで且つｆ＿ｃ＝Ｂｆ＿ｘ／Ｍであることを
特徴とする、請求項４に記載のディジタル・フィルタ。
（７）Ｌ個のフィルタ（Ｆ＿１、Ｆ＿２等）から成り、
特許請求の範囲第６項に基づき、上記Ｌ個のフィルタが
並列に動作し、信号周波数ｆ＿ｘで同一のサンプル（ｘ
＿ｎ、ｘ＿ｎ＿−＿１等）を共通の入力（Ｅ）で受け、
各フィルタが個々のフィルタの間でＴ＿ｓ／Ｌだけシフ
トさせた異なる時刻で、周波数ｆ＿ｒ＝ｆ＿ｓ／Ｌでサ
ンプルを記録するだけであり、上記Ｌ個のフィルタはフ
ィルタ（５）の出力を構成する単一の出力で接続されて
おり、但し上記Ｔ＿ｇは周波数ｆ＿ｓに対応する周期を
表わしていることを特徴とする、ディジタル・フィルタ
。