JPS61177544A - 直列乗算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は１ビットの乗算セルを複数段縦続接続して乗算
を行う直列乗算装置に関する。

〔従来技術〕

１ビットの乗算セルを縦続接続して乗算を行うバイブラ
イン方式の直列乗算装置は１例えばＲｏＥ、ＬＹＯＮ著
“Ｔ　ｖｏ’　ｓ　Ｃｏｗｐｌｅｍｅｎｔ　Ｐ　ｉｐｅ
ｌｉｎｅＭｕｌｔｉｐｌｉａｒｓ”（Ｉ　Ｅ　Ｅ　Ｅ　
　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃ。

ｍｍｕｎｉｃａｔｉｏｎｓ＊　１９７６　＊　４１８〜
４２５頁）に述べられている。この直列乗算装置は、ビ
ットシリアルに入力した被乗数Ｘと乗数Ｙとが乗算セル
をシフトしてゆく間にパイプライン的に演算が行われる
もので、１ビットの乗算セルを乗数Ｙ　（Ｎビット）の
語長分（Ｎ個）縦続接続すればよく、並列乗算装置に比
較してハード量が小さくなることから有効なものである
。

この種の装置により、２の補数表現形式のデータを乗算
する場合、各乗算セルにおいて、被乗数Ｘと部分和ｘ−
ｙユ　（ｉ＝ｏｗｌｓ・・・Ｎ−１）についていずれも
符号拡張を行い乗算処理することが必要となる。従来の
この種の装置では、被乗数の符号拡張を行うため、デー
タの初期入力時に予めＭビットの被乗数の最上位桁に符
号ビットを拡張したガードビットを付加し、（Ｍ＋１）
ビットのデータとしている。このため、各演算セルでは
Ｍビットの乗算を行うために、（Ｍ＋１）ビットの乗算
処理を必要としている。

これにより、従来の装置では計算時間が長くなるとＮも
に、入出力データの語長変換回路や装置外のデータとの
同期を図るクロック変換回路を付加しなければならない
という問題がある。

〔発明の目的〕

本発明の目的は、各乗算セルにおいて被乗数のビット数
に等しい回数の乗算処理ですむ直列乗算装置を提供する
ことにある。

〔発明の概要〕

本発明は、乗算セルに、被乗数Ｘと乗数Ｙの１桁ｙＩ　
（＋　＝Ｏ＋　　１＊　２＊・・・Ｎ−１）との部分積
Ｘ−ｙＩの最上位桁（ＭＳＢ）と２者段からの部分和の
ＭＳＢと１部分積Ｘ　”　Ｙ　＋と前段からの部分和の
ＭＳＢの加算時に発生するキャリとの３者を加算する符
号拡張回路および符号拡張回路の出力データを次段への
部分和のＭＳＨに挿入する回路を有して、被乗数に符号
拡張用ガードビットを必要としない乗算を達成するもの
である。

〔発明の実施例〕

２の補数形式のデータＸ、Ｙの乗算は、（１）式のよう
に展開できる。二きでＸはＭビットのデータ（被乗数）
、ＹはＮビットのデータ（乗数）であり＋　Ｙ＝ＶＮ−
ｒ　＋　　ＹＮ−２＋　　３’Ｐｌ　−３１”’Ｖｘ　
ｓ　　３’。

（’１Ｎ−ｒは符号ビット（ＭＳＢ）であり、−ＩＫＹ
＜１の値）である。

ＸＸＹ＝ＸＸ　（（−ｔ）・ｙ、４−ｔ　＋７Ｐｌ−２
−２”’　＋ＹＮ−ｘ　・２−４　＋・・・・＋　Ｙ　
ｉ　−２’−”ｉ＋−・−ｙ　。・２”　）＝（−１）
・Ｘ’　Ｖ　ｐｉ−１＋Ｘ’　Ｖ　ｎ−ｔ・２−”　＋
Ｘ’　Ｙ　ｗ−ｙｓ・２−２＋・・・・・・＋Ｘ−ｙ！
・２１−ｗ＋１＋・・・・・・Ｘ　”ｉ　ｏ・２１−Ｎ
上記（１）式によると、　ＸとＹとの乗算をする場合１
乗数Ｙの各桁の値ｙ、と被乗数Ｘとの部分積Ｘ　”　Ｖ
　！を求め、これを加算する。また、２の補数表現形式
に補正するため、乗数Ｙの符号ビット７ｗ−＋とＸとの
部分積ｘ　＊　ｙ　Ｎ−１だけは減算することになる。

第３図は本発明の符号拡張操作を用いた乗算の一例を示
す図である。Ｘ、Ｙ及び乗算結果がいずれも４ビットの
場合で、夫々１０進でＸは−０゜８７５、Ｙと−０，６
２５の例を示す。本図を用い１本発明の詳細な説明する
。この乗算方法では、（１）式の演算を基本としており
１部分積Ｘ”Ｉ！の生成１部分和ｐｐｓ、＝ΣＸ’Ｖｉ
・２１−Ｎ“１の生成、符号拡張の３つの処理を一連の
処理の単位とし、これを順次繰り返して乗算を行う、ま
ず第２図の示す最初の処理（ａ）では、 ■　ＸとＹの最下位桁（ＬＳＢ）ｙ、とにより、部分積
Ｘ　”　Ｖ　ｏを生成する。

■　前記Ｘ　”　３１　ｏと部分和の初期値ＰＰＳ、（
二きではｒＯ」とする）を加算し１部分和（Ｘ・ｙｎ　
＋　Ｐ　Ｐ　Ｓ　ｏ　）を生成する。このとき、パイプ
ライン処理にするため、この部分和のＬＳＢを切り捨て
上位３ビットを残す。

■　被乗数Ｘの符号拡張を予め行う替わりに部分積Ｘ　
”Ｆ　ｏのそれを行えば同一の拡張符号ビットが得られ
る。このため１本発明の符号拡張操作では、部分積Ｘ−
ｙ０の符号ビットである最上位桁（ＭＳＢ）と部分和の
初期値ＰＰ５ｏの符号ビットであるＭＳＢとを上位に拡
張し、この２つのＭＳＢと部分和ｃｘ−ｙｒ、＋ＰＰ５
ｏ　）生成の加算時に発生するキャリＣ３との３者を加
算する。この操作により得られた値を部分和の拡張符号
ビットとしてＭＳＢに挿入し、４ビットの部分和ｐｐｓ
、を生成する。

次の処理（ｂ）では、被乗数Ｘと乗数Ｙの次桁ｙ、と部
分和ｐｐｓ、とを用いて前記■〜■の一連の処理を行い
、ＰＰ５２を生成する。これにより。

ＰＰ５ｔは　　゛ ＣＸ−ｙｌ　・２−”　）＋ＰＰ５ｔ　＝（Ｘ−ｙｌ　
・γ”　）＋（Ｘ−ｙａ　・２″″３）の上位３ビット
を取り、拡張符号ビットをＭＳＢに挿入した値となる。

同様に処理（ｃ）では、被乗数Ｘとｙ２及び部分和ＰＰ
５２とを用いてＰＰ５３を生成し、最後の処理（ｄ）で
は従来と同様、Ｘ・ｙ３をＰＰ５２から減算し＋　Ｘ−
Ｙの４ビットの乗算結果（０，１０ＯＬを得る。

以上のような乗算方法を採用すると、被乗数Ｘに符号拡
張用のガードビットを付加せずに乗算処理が達成できる
。

第１図は本発明の一実施例の全体構成図であり乗算セル
１をＮビット縦続接続して直列乗算装置を構成する。

第２図は第１図におけ１ビットの乗算セル１の構成図で
ある。第２図中、２（Ｆｂ）（ｋ＝１．２゜・・・８）
はフリップフロップ（Ｆ／Ｆ）回路である。

Ｆ、及びＦ２は被乗数Ｘを、Ｆ３は乗数Ｙを、Ｆ４は乗
数Ｙの所定の桁の値ｙ１を、Ｆ、は符号拡張ビットを、
ＦＩＩは部分和ＰＰＳ、ヤ、を、Ｆ７及びＦ、はパイプ
ライン的に順次入力されるデータの区切りを示すワード
同期信号ｗｃｋを各々保持する。また、３は部分積Ｘ　
”Ｊ　ｉを計算するＡＮＤ回路、４は部分積Ｘ　”　Ｙ
　ｉと前段がらの部分和ＰＰＳ、とを加算して部分和（
Ｘ−ｙｉ＋ＰＰＳりをつくる全加算回路、５は全加算回
路４のキャリを保持するクリア付Ｆ／Ｆ回路である。６
は符号拡張回路であり、１ビットの全加算回路又は３人
力の排他的ＯＲ回路等で構成し、ＡＮＤ回路３の出力と
前段からの部分和ＰＰＳｉと全加算回路４のキャリとを
入力し、拡張符号ビットの計算を行う６７は全加算回路
４から出力される部分和と符号拡張回路６から出力され
る拡張符号ビットとをワード同期信号ＷＣＫにより選択
する選択回路である。さらに、８は入力端子を示し、Ｉ
ｘは被乗数Ｘを、ｈｙは乗数Ｙを、Ｉ　ｐｐｓは前段の
部分和ＰＰＳ、を、Ｉ　ｗｃｋはワード同期信号ＷＣＫ
を入力する。９は出力端子であり、ＯｘはＸを、○ｙは
Ｙを、　０ＰＰ５はｐ　ｐ　ｓ　ｉ＋ｔを、○ｖｃｋは
ＷＣＫを各々後段に接続した同一構成の乗算セルに出力
する。

第４図は、第２図の乗算セルの動作を説明するタイムチ
ャートである。こ＼でＸ、Ｙはともに４ビットであり、
第３図（ａ）の処理をする例を示す。

図中、０．ｌ、２．３は各データのり、ＳＢからの順番
（０：　ＬＳＢ、４　：　ＭＳＢ）を示し、ＳはＰＰＳ
、の拡張符号ビットを示す。また、］０−　［］はパイ
プライン的に順次入力する次データを示す。

本図と第２図を併用して本発明の一実施例における乗算
セルの動作を示す。

入力端子８（Ｉｘ）からビットシリアルに順次入力する
被乗数ＸはＦ／Ｆ回路２（Ｆｌ）に入力される。Ｆ／Ｆ
回路２（Ｆ４）は入力端子８　（Ｉｖｃｋ）から入力す
るワード同期信号ＷＣＫで動作し１乗数Ｙの所定の桁の
値Ｙｔ　　（図では１＝０）をラッチし、１ワードの時
間（ＷＣＫの繰り返し時間）保持する。

ＡＮＤ回路３はＦ／Ｆ回路２　（Ｆ□）が順次出力する
１クロツク遅延した被乗数ＸΔの各桁の値Ｘｋ　　（ｋ
＝０．１．−Ｍ　　り（図ではＭ＝４）と前記ｙえとを
乗算し１部分積Ｘｋ”）’ｔを順次全加算回路４へ出力
する。全加算回路４はＸｋ・ｙｉ（図ではｘａ・ｙｏ）
と、入力端子８（Ｉｐｐｓ）から入力する前段からの部
分和ＰＰＳｉ　　（図ではｐ　ｐ　Ｓ　ａ　）の各桁の
値（ＰＰＳｔ）ｋと、　Ｆ／Ｆ回路５から出力するキャ
リＣｂ−ｔとを逐次加算し、部分和（Ｘｋ−Ｙｔ　＋　
（ＰＰＳｔ）ｋ）を選択回路７へ、キャリＣｋをＦ／Ｆ
回路５へ送出する。ＬＳＢデータ加算時にはＦ／Ｆ回路
２　（Ｆヮ）から出力する、１クロツク遅延したワード
同期信号ＷＣＫΔにより、Ｆ／Ｆ回路５をクリアしてキ
ャリを０にセットする。こうして４ビットの入力が１ビ
ットずつ順次全加算される。

符号拡張回路６は、ＡＮＤ回路３の出力である部分積Ｘ
ｋ’Ｙｔと、入力端子８（Ｉｐｐｓ）から入力する前段
からの部分和ＰＰＳ＊と、全加算回路の出力であるキャ
リＣｋとを加算し、Ｆ／Ｆ回路２（ＦＢ）へ順次送出す
る。拡張符号ビットの演算は１部分積のＭＳＢである（
Ｘ、＋ｌ・ｙ、）（図ではＸ　Ａ　・Ｔ　ｏの３）と部
分積のＭＳＢ　（ＰＰＳｉ）３　（図ではＰＰ５ｏのＳ
）と、キャリｃ、４−Ｉとが入力されたときに行われる
。また、この演算は全加算回路４による部分和の演算と
並列して処理するたる、バイブラインの流れを阻害する
ことはない。

選択回路７はＦ／Ｆ回路２（Ｆ？）の出力であるワード
同期信号ＷＣＫΔで制御し、全加算回路４の出力である
部分和とＦ／Ｆ回路２（Ｆ１５）の出力である拡張符号
ビットＳのいずれか一方を選択する。ＷＣＫΔが「０」
のときには全加算回路４からの部分和（Ｘ　ａ　”ｌ　
Ｌ　＋　Ｐ　Ｐ　Ｓ　ｔ　）を選択し、ＷＣＫΔが［１
」のときには拡張符号ビットＳを該部分和のＭＳＢに挿
入し、次データの部分和のＬＳＢは切り捨てる。このよ
うにして、選択回路７はＭビット（図では４ビット）の
部分和ＰＰＳ、＋、（図ではｐｐｓ、）をＦ／Ｆ回路２
（Ｆ、）へ送出し、出力端子９　（Ｏｐｐｓ）から後段
の乗算セルへ出力する。

被乗数ＸはＦ／Ｆ回路２（Ｆ２）から出力端子９（Ｏｘ
）へ、ワード同期信号ＷＣＫはＦ／Ｆ回路２　（Ｆ、、
）から出力端子９　（Ｏｖｃｋ）　ヘ入力より２クロツ
ク遅延して出力される。これに対して乗数ＹはＦ／Ｆ回
路２（Ｆ、）から出力端子９　（Ｏｙ）八人力より１ク
ロツク遅延して出力される。

この遅延時間差により後段に接続した乗算セルでは、Ｆ
／Ｆ回路２（Ｆ、）がワード同期信号ＷＣＫで乗数Ｙの
次桁の値ｙｉｎｔ（図ではＹＡの１）をラッチし、被乗
数Ｘとこのｙ、＋、と部分和ＰＦ３直や、（図ではｐｐ
ｓ、＞　とを用い、前述した処理を施し、次の部分和ｐ
ｐｓｔヤ２を計算する。

以上のように、この乗算セルを使用すれば、第３図で説
明した乗算方法の一連の処理がパイプライン的に実行で
きる６乗算セルＹの語長分（Ｎ個）縦続接続（最終段の
乗算セルは全加算回路４を全減算回路に置き換え、選択
回路７を除去して符号拡張操作を行わないようにするこ
とは従来装置の場合と同様である）すれば、被乗数Ｘに
ガードビットを付加せずに直列乗算をパイプライン的に
処理できる。

また１本発明の符号化拡張操作を用いた乗算は乗数Ｙの
各桁の値を各乗算セルにパラレルに与え。

被乗数Ｘをビットシリアルに入力する直並列乗算装置や
、直並列のバイブライン乗算装置にも適用できることは
明白である。

さらに本発明は絶対値表現形式データの直列乗算におけ
るＭＳＢの拡張操作にも適用できる。

〔発明の効果〕

以上説明したように１本発明では被乗数に符号拡張用の
ガードピットが必要ないので被乗数がＭビットの場合、
各乗算セルではＭ回の乗算処理を行えばよく、計算時間
の短縮が図れる。また、被乗数を予め符号拡張する必要
がなく、入出力データの語長変換回路が不必要となり、
さらには、装置内外のデータ語長が同一であるため、装
置外のデータと同期を図るクロック変換回路が不要とな
る。

【図面の簡単な説明】

第１１！ｌは本発明の一実施例の全体構成図、第２図は
第１図における１ビットの乗算セルを詳１１１ｍ。 第３図は本発明における乗算の方法を説明する図。 第４図は第２図を説明するためのタイムチャートである
。 ■・・・１ビットの乗算セル、　　２・・・フリップフ
ロップ（Ｆ／Ｆ）、　　３・・・ＡＮＤ回路。 ４・・・全加算回路、　　５・・・クリア付Ｆ／Ｆ回路
。 ６・・・符号拡張回路、　７・・・選択回路、第　　１
　　　図 第　　２　　図 第　　４　　図 手続補正書（方式） ａ人中ｌＩｔ／７顆 ０円 昭和ω年５月加日

Claims (1)

【特許請求の範囲】
1. （１）１ビットの乗算セルを複数段縦続接続してなる直
   列乗算装置において、上記乗算セルは、被乗数Ｘと乗数
   Ｙの１桁の値ｙ＿ｉ（ｉ＝０、１、２、・・・Ｎ−１）
   との部分積を求める回路と、該部分積と前段の乗算セル
   からの部分和を全加算する加算回路と、上記部分積の最
   上位桁、上記前段の乗算セルからの部分和の最上位桁、
   および上記加算回路による最上位桁の加算時に発生する
   キャリとを加算する符号拡張回路と、上記加算回路出力
   を次段への部分和として出力すると共に、上記符号拡張
   回路出力を上記次段への部分和の最上位桁として出力す
   る回路とを有することを特徴とする直列乗算装置。