JPS5822448A - ２の補数乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、２の補数表示における２進数の乗算回路に関
するものであシ、すべてのビットを反転した２の補数２
進コードのｍビット乗数Ｘ＝−「トを反転した２の補数
２進コードのｍ＋ｎ−１ピカする乗算回路に関するもの
である。

ディジタル信号処理において、数値を２の補数で表示す
ると正および負の数が取り扱えるので良くもちいられる
。そこで１乗数、被乗数ともに２の補数の乗算回路は重
要な演算回路で小型のものが要求されてｂる。ところが
、従来の乗算回路は乗数、被乗数ともオフセットバイナ
リで表示されており、絶対値しか取り扱えず、また絶対
値の乗算回路を用いて２の補数の乗算回路を実現すると
補正計算回路が必要になり、ハードウェアが大きくなり
不便だった。

絶対値の２進数乗算において、すべてのビットを反転し
た２進コードの乗数Ｘ、被乗数Ｙは１−トｌ Ｘ＝ΣＸ・２　　　　　　　　・・・・・（１）神１ ｙ　＝　；　ｙ　−２” 、、　、　　　　　　　　　　＝−−°−（２１で表わ
され９乗算は Ｚ＝Ｘ−Ｙ ＝ΣＹ°マ°２′−１　　　　　・・・・・（３）１＝
１　　　’ で表わされる。ただしｔ　Ｘ’＋　＋　７１は０または
１であり。

Ｘ、＋Ｘ、＝１　　　　　　　　　・・・・・（４）７
、　＋７．　＝　１　　　　　　　　・・パ・（５）が
佃等的に成立する。式（４）１式（５）を用いると式（
１）。

弐（２）は Ｘ−Σ（１−ｘ　）　２””１−・（６）−１１ Ｙ−Σ（１−ｙ　）　２”　　　　　・・・・・（７）
、−、Ｊ となる。この乗算回路ではＸの各ビットｘ、を最下位桁
から最上位桁まで１ビツトづつ送り出しｅＸｔの状態に
応じてＸ、がｌの時はＯをｅ　ｘ、がＯの時けＹ・２′
−１を順次加算する。

式（３）で示される乗算回路を用いて２の補数乗ｉを行
なうと、前述のように乗算結果に符号桁による補正を行
なう必要がある。乗数Ｘ、被乗数Ｙをすべてのビットを
反転した２の補数を用いて表示すると式（８）１式（９
）になる。

Ｘ＝−ｘｅ２　　＋Σχ拳２　　・・・・・（８）■　
　　ｌ＝１　’ 式（８）２式（９）から積Ｘ−Ｙを計算すると式ＯＩが
得られる。

ｚ＝ｘ−ｙ −（Σｉ、・２＋−１）（”ｉ“１ｙ・２　ｊ　−１）
１−１ｙｍｌ’ 十Ｇ１．入、２″＋″−２−Σｙ、マ１．２°−２＋ｊ
−Σ−−０２”−２刊）Ｊ”Ｉ　’　　　　　ｌ−１”
ｙ・ ・・・・・０Ｉ 式ｉ１１の第１項は絶対値の２進数乗算であるから。

２の補数乗算では絶対値の２進乗算結果に第２項以下の
補正をする必要がある。

従来の２の補数乗算回路を図面で説明する。

第１図は絶対値の宋算回路に補正計算回路を付加した２
の補数乗算回路で、■は絶対値２進乗算回路、■は補正
計算回路である。１はｍビット乗数Ｘの下位ｍ−１ビツ
トを受けてシリアルに出方するシフトレジスタ、２は該
シフトレジスタのシリアル入力端子、３はｎビット被乗
数Ｙの下位ｎ−１ビツトを受けてパラレルに出方するパ
ラレルレジスタ、４は乗数Ｘの各ピッ）ｘ、ＪＹの積を
計算する２人カＯＲ［１路、５は全加算器、６は該全加
算器の加算結果を貯えるレジスタ、７は該今加η：滞の
桁上げ信号を貯えるレジスタ、８はｍビノト乗数Ｘを入
力する端子、９はｎビット被乗数Ｙを入力する端子、　
１０は乗数Ｘ、被乗数Ｙを受けて弐ｆｌｌの第２項以下
の補正項を計算し下位桁からＩｌａ次出力出力補正計算
回路、１１は補正計算回路１０の計算結果を貯えるレジ
スタ、１２は積Ｘ−Ｙを下位桁からシリアルに出力する
端子を示す。

入力端子２は常に°１”であり、レジスタ６１７−１１
の初期値は°１°である。乗算を開始する以前にシフト
レジスタ１には乗数Ｘ、パラレルレジスタ３には被乗数
Ｙ、そして補正計算回路１０には乗数Ｘ、被乗数Ｙがセ
ットされる。シフトレジスタ１゜レジスタ６＊７＊１１
＊そして補正計算回路１０はすべて同期して動作し、ま
た全加算器５Ｆｉ第２図（ａχ（ｂ）で示すような計算
を行なう。以−ヒ説明したように、２の補数で表示され
た数どうしの乗算を絶対値の乗算回路で実現すると、補
正計算回路が必要となり、ハードウェアが大きくなった
り９回路が複雑になる笠の欠点があった。

本発明は以上のような欠点を除去するためになされたも
ので、その目的は簡単な回路で、かつ小形の２の補数乗
算回路を提供することにある。そして９本発明の骨子は
すべてのビットを反転した２の補数表示のｍビット乗数
Ｘ、およびｎビット被乗数Ｙの語長をともにｒｎ＋ｎ−
１ビツトまで拡張して、２数をオフセットバイナリとみ
なして乗算し、下位のｍ＋ｎ−１ビツトを取シ出せばｍ
ビット乗数Ｘ、ｎビット被乗数Ｙの２の補数乗算ができ
ることに着目し１回路を小形にしたところにある。

この目的を達成するための本発明の要旨点は以下の（Ａ
）　、　（Ｂ）　、　（Ｃ）の３点である。

（Ａ）　　式（８）に示したｍビット乗数Ｘの符号桁Ｘ
をｎ−１ビツト最下位桁に追加してｍ＋ｎ−１ビツトの
すべてのビットを反転した２の補数２進数とする。した
がって式（８）は となる。ただしマ、（１＝１．２．・・・、ｍ）はｏｔ
た■ Ｆｉｉ、　　マ　−Ｘ　　１（１＝ｍ　＋　１　　＋　
ｍ　＋　２　　＋’　”　＋ｍ１醜 ＋ｎ−１）である。

（Ｂ）　　式（９）に示し＆ｎｎピット乗数Ｙの符号桁
ｙ。

をｍ−１ビツト最上位桁に追加してｒｎ十ｎ−１ビツト
のすべてのビットを反転した２の補数２進数とする。し
たがって式（９）はとなる。ただしＹ　＋（ｊ＝Ｌ２＋
・・・、２１）はＯまたは１．乙＝ｉ、１（ｊ＝ｎ＋１
．ｎ＋２１・・・。

ｍ＋ｎ−１）である。

（Ｑ　符号桁を拡張したｍ＋ｎ−１ビツトの乗数Ｘ、被
乗数Ｙをオフセットバイナリの２進数Ｘ’、　Ｙ’とみ
なして２数の乗算を実行し、得られた積Ｚ’（−Ｘ’＠
Ｙ’）の下位ｍ＋ｎ−１ビットを取り出せば１乗数Ｘ＃
被乗数Ｙの積２がすべてのビットを反転した２の補数２
進コードとして得られる。ｍ＋ｎ−１ビツトのオフセッ
トバイナリ値Ｘ、Ｙを とすれば積ｌは弐θ９となる。

ｚ’＝ｒ−ｙ’ ｘ　　　）２□＋°−１ ｍ＋ｍ−１ ＋（Σｘ、・２′−１）（Σｙ・２　）・・・・０９＋
−＋ｊ＝１’ ２進数Ｐの下位ｐビットを〔Ｐ〕、で表わすと。

ガの下位ｍ＋ｎ１ビットは式Ｏｅとなる。”〔幻ｍ＋ｍ
−１＝　〔（マ。や、−１・入。。−１・２“−２、）
２ｍ　＋°−２ 町士ｓ−１ ＋（Σマ、・２’−’Ｘ、ミ、ｙ、・”−１）〕〕ｍ＋
ａ−１− １・・　・０６） 一方＊ｍ＋ｎ　　１ビツトのすべてのビットを反転した
２の補数表示の乗数Ｘ、ｌ被乗数Ｙ１７５・ら撹ｚ１を
計算すると Ｚ、＝Ｘ、＠Ｙ１ ＝（入ヤ、−１・−３−１・２°４ａａ−２（Σｉ１・
２”−”）解。−１１冨ｌ となる。式（８）の乗数Ｘ２式（９）の被乗数Ｙから得
られる積ｚ＝ｘ−ｙの語長は符号桁を含めてｍ＋ｎ−１
ビツトであり９式０７）と同じ値をとるから。

ｚ＝Ｘ・Ｙ となる。

式（１０と式０→を比較することにより２　二Ｘ　・　
Ｙ −〔ガ・”＋ｍ＋＋＋−１・・・・・ｌが得られる。

したがって符号桁を追加して語長をｍ＋ｎ−１ビツトに
拡張した乗数、被乗数をオフセットバイナリ値とみなし
て絶対値乗算を行なうと９乗算結果の下位ｍ＋ｎ−１ビ
ットが２ｍビット乗数Ｘとｎビット被乗数Ｙを２の補数
乗算した結果になる。

以下９本発明のアルゴリズムと実施例について説明する
。

第３図は本発明の説明図で２語長をｍ＋ｎ−１ビツトに
拡張した乗数Ｘ、被乗数Ｙをそれぞれオフセットバイナ
リ値Ｋ（弐眞）、Ｙ’（弐〇４１）とみなして乗算し、
下位ｒａ＋ｎ−１ビットを取り出すことを示したもので
ある。第３図においてｙとＹの乗算は、被乗数Ｙと乗数
にの１ビットｘ、のａｔＷ。

＝、ソ、ｚ、＊）ｒ、＊２　　　をｍ十ｎ−１回シフト
加算することによシ実行される。シフト加算とはＷ、を
ｌ−１ビツト左シフトして部分積Ｓ　に加算するこ−１ とて ｓ−ｓ　　　＋ｗ　　・２′−１・・・・・四重　　ト
１−１ の計算と等価である。ただしｌ　５ｏ＝Ｏである。Ｗ。

をｍ十ｎ−１回シフト加算することは乗数Ｘ、被乗数Ｙ
の乗算Ｚ’＝Ｘ’−Ｙ’すなわち式０５１と等価である
。ここで、得られた積ｉの下位ｍ＋ｎ−１ビットを取り
出せば乗数Ｘ、被乗数Ｙの積Ｚ＝Ｘ−Ｙになる。

次に上記アルゴリズムに基づく本発明の第１笑施例を第
４図によって説明する。

第４図において、１３はｍビットのすべてのビットを反
転した２の補数２進コードの乗数Ｘ−−マ、・出力する
ｍビットのシフトレジスタ、１４はｎビットのすべての
ビットを反転した２の補数２進コ゛二ラレルに出力する
Ωビットのパラレルレジスタ。

１５は該シフトレジスタの出力と該パラレルレジスタの
出力のｎピノトイ）？報とから論理和ｗｊ”ｘ、　−４
’ｙ、　。

（ｊ−１，２，・・・、ｎ）を発生するｎ個のＯＲ回路
、１６ハ該ＯＲ回路の出力をシフト加算する累算器を構
成する全加算器、１７は該全加算器の加算結果を貯える
レジスタ、１８は該全加算器の桁上げ信号を貯えるレジ
スタ、１９は該シフトレジスタに記憶された乗数Ｘの最
上位桁をｎ−１ビツト拡張して乗数Ｘの語長をｍ　＋ｎ
　−１ビツトにする第１の枦張子段。

２０σ該累算器の累１λ結果の最上位桁をｍ−１ビット
拡張して該累算器にｍ＋ｎ　　１回シフト加算させる第
２の拡張手段、２１はすべてのビットを反転した２の補
数２進コードの和Ｘ−Ｙを下位桁力・らｍ　十ｎ−１ビ
ットシリアル′に出力すＺ）端子を示す。

第４図の動作を般明する。レジスター７．１８の初期値
は”１”で２乗算を開始する以前にシフトレジスター３
には乗Ｄ　Ｘ　、パラレルレジスター４には鞍乗１１Ｙ
Ｙがセットされている。そして、シフトレジスター３．
レジスター７．１８はすべて同期して動作し。

全加算器１６は第２図（、）　、　（ｂ）で７」〈すよ
うな計算を行なう。シフトレジスター３からはＸの各ビ
ットがＡ￥下位桁Ｘから順次ｍ十ｎ−１ピント出力され
る。

ここでシフトレジスター３の最上位の一ンフトレジスタ
の出力は結線１９によって最上位の７フトレジンｔりの
入力に戻されているので”ａ＋１以後はＸの符号桁Ｘが
繰り返し出力される。さて、シフトレジスター３の第１
の出力Ｘ、とパラレルレジスター４のｎビットの出力）
’、＋）’２＋・・・、ｙ、はＯＲ回路１５に入力され
、第１のｎビットの勢理和Ｗ、　、’＋　〜Ｗ１．＋＋
　、　（Ｗｌ、Ｊ＝Ｘ　１”　Ｙ　５　＋　（ｊ＝１　
＋　２　＋　”　・ｎ　）　）がＯＲ回路１５か８ら出
力され、該ｎビット論理和Ｗ１１〜Ｗ１．は全加算器１
６に印加される。ここでレジスタ１７．１８は°１”で
あり、全加算器１６は第２図（ａ）、（ト））で示すよ
うな計算を行なうので、該論理和Ｗ１，１〜Ｗ１９．け
レジスタ１７に入力され、保持される□同時に積２の最
下位桁ｚ１が出力端子２１から出力される。次にシフト
レジスタ１３からｘ２が出力さね、パラレルレジスタ１
４の出力Ｙ１＋’１２＋・・・、ｙＪともにＯＲ回路１
５に入力され、第２の論理和ｗ２．　”　ｗ２９．　＋
　（ｗ２９．　＝　ｘ２＋ｙ、）がＯＲ回路１５から出
力されて全加算器１６に印加される。ここで、該第１の
論理和ｗ１，１〜ｗ１．。

はレジスタ１７に保持され、１ビツト下位の全加算器・
１６に印加されて、おり、最上位桁のレジスタ１７の出
力は最上位桁の全加算器１６に入力さねているから第１
の論理和は第２の論理和の１／２となっており、全加算
器１６では部分積Ａ、＝Ｙ’・マ。／２　＋　Ｙ’・マ
、なる計算が行なわれる。すなわちＡ１け第３図の８１
を計算したことになる。ここで部分積Ａ１の各ビットが
レジスタ１７に印加され、保持され、積Ｚの第２ビツト
ｚ２が出力端子２１から出力される。同様の動作をｍ　
＋　ｎ　−１回繰り返す−ことにより全加算器１６では
第３図に示した計算を実行し、その結果出力端子２１か
らは積２の各ビットが最下位桁から順次ｍ＋ｎ−１ビッ
ト得られる。

本発明の第２実施例を第５図に示す。第２実施仰けｍビ
ットのシフトレジスタ１３に記憶されたー数Ｘの最上位
桁をｎ　−１ビツト拡張【７て乗数Ｘの語長をｍ　＋　
ｎ　−１ビツトにする第１の拡張手段として、ｎ−１ビ
ツトのシフトレジスタ２２をシフトレジスタ１３の上位
に接続した回路である。乗算を開始する以前にシフトレ
ジスタ２２には乗数Ｘの符号桁Ｘ、がセットされている
。そしてシフトレジスタｎがシフトレジスタ１３．レジ
スタ１７．１８と同期し、て動作しｘｍをｎ−１回頴次
出力することによね。

乗数Ｘけ符号桁ｘｒ、をｎ−１ビツト拡張して語長が−
ｍ　＋　ｎ　−１ビツトになる。

以上説明したように９本発明を用いれば、従来絶対値の
乗算回路を用いて２の補数乗算回路を構成する場合に会
費だった補正計算回路が不要になり、小形で簡単な回路
の２の補数乗算回路を提供することができる。

【図面の簡単な説明】

第１１は従来の２の補数乗算回路の１例を示すブロック
図、第２図は全加算器の動作駅間図９図中（ａ）はシン
ボル図、（ｂ）は動作の状態図、第３１は本発明の原理
説明のための図、第４図は本発明の第１実施例を示すブ
ロック図、第５図は第一２実施例を示すブロック図であ
る。 １．１３はシフトレジスタ、３．１４はパラレルレジス
タ、４．１５は２人力ＯＲ回路、５．１６は全加算器、
　　６，７，１１．１７，１８けレジスタ、１０は補正
計算回１↑１９．２０は符号桁の拡張手段、２２けシフ
トレジスタをそれぞれ示す。 特許出願人　　安立電気株式会社 代理人　弁理士　小　池　龍太部

Claims (1)

1. 【特許請求の範囲】 （１）ｍビットのすべてのビットを反転した２のを受け
   て下位桁からシリアルに出力するｍビットのシフトレジ
   スタ０３と； ｎビットのすべてのビットを反転した２の補数受ケてパ
   ラレルに出力するｎビットのパラレルレジスタＱ４１と
   ； 誼シフトレジスタに記憶された乗数Ｘの最上位桁をｎ′
   −１ビツト拡張して乗数Ｘの語長をｍ＋ｎ−１ビツトに
   する第１の拡張手段（１１と；該シフトレジスタや出力
   と該パラレルレジスタの出力のｎビット情報とから論理
   和ｗ、−１、＋７７　＋　（ｊ＝　１．２．”・、ｎ）
   　　を発生するｎ個のＯＲ回路ａ！１９と；該ＯＲ回路
   の出力をシフト加算する累算器（１６゜１７．１８　）
   と； 該累算器の累算結果の最上位桁をｍ−１ビツト拡張して
   該累算器にｍ＋ｎ−１回シフト加算させる第２の拡張手
   段（イ）とを備え、累算結果の下位ｍ＋ｎ−１ビットを
   下位桁からシリアルに出力してすべてのビットを反転し
   た２の補数２進コードのａｘ　−ｙを計算することを特
   徴とする２の補数乗算回路。 （２、特許請求の範囲第１項記載の２の補数乗算回路に
   おいて、該第１の拡張手段が核シフトレジスタ０３１の
   最上位桁の出力をその最上位桁の入力にフィードバック
   する手段α→で成り、該累算器がｎ個の全加算器および
   累算結果を貯えるｎ−１個のレジスタを有するｎ桁の累
   算器（１６，１７，１８）であり、該第２の拡張手段が
   該累算器の累算結果の最上位桁の出力をその最上位桁の
   入力にフィードバックする手段（至）で成ることを特徴
   とする２の補数乗算回路。 （３）特許請求の範囲第１項記載の２の補数乗算回路に
   おいて、該第１の拡張手段が該シフトレジスタ（１３の
   上位桁に乗数Ｘの最上位桁をｎ−１ビツト追加するシフ
   トレジスタ１２ので成り、該累算器がｎ個の全加算器お
   よび累算結果を貯えるｎ−１個のレジスタを有するｎ桁
   の累算器（１６，１７，１８）であり、該第２の拡張手
   段が該累算器の累算結果の最上位桁の出力をその最上位
   桁の入力にフィードバックする手段四で成ることを特徴
   とする２の補数乗算回路。