JPS5822447A - ２の補数乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、２の補数表示における２進数の乗算回路に関
するものであり、２の補数２進コードのを入力とし、２
の補数２進コードのｍ　＋　ｎ　−，１ピツする乗算回
路に関するものである。

ディジタル信号処理において、数値を２の補数で表示す
ると正および負の数が取り扱えるので良くもちいられる
。そこで、乗数、被乗数ともに２の補数の乗算回路は重
要な演算回路で小型のものが要求されている。ところが
、従来の乗算回路は乗数、被乗数ともオフセットバイナ
リで表パされており、絶対値しか取り扱えず、また絶対
値の乗算回路を用いて２の補数の乗算回路を実現すると
補正計算回路が必要になり、ハードウェアが大きくなり
不便だった。

絶対値の２進数乗算において、乗数Ｘ、被乗数Ｙけ Ｘ＝　Σ　ｘｌ　ｅ　２’−’　　　　　　・＝　（１
）　ｗａ　１ ｙ　＝　、Ｂ、　ｙ、・２ト”１　　　　・・・・・（
２）で表わされ、乗算は、 ｚ＝ｘ−ｙ −１ ＝　Σｙ＠ｘ、・２　　　・・・・・（３）　ｍ　ｌ で表わされる。ただし、Ｘ４＋７５け０１六け１である
。この乗算回路でＦｉＸの各ビットｘｉを最下位桁から
最上位桁壕で１ビツトずつ送り出し、ｘｌの状態に応じ
てｘｌが０の時け０を、ｘｌが１の時けＹ・２″−１を
順次加算する。

式（３）で示される乗算回路を用いて２の補数乗算を行
なうと、前述のように乗算結果に符号桁による補正を行
かう必要がある。乗数Ｘ、被乗数Ｙを２の補数を用いて
表示すると式−（４）２式（５）になる。

Ｘ＝−ｘ、・２ｍ−１＋　Σｘ１・２１−１　　・・・
・・（４）−１ ゜−１−１ ｙ＝−ｙ！ｌ・２　　＋　Σｙ、・２１−１　　・・・
・・（５）コー１ 式（４）１式（５）から積Ｘ−Ｙを計算すると式（６）
が得られる。

ｚ＝ｘ＠ｙ 式（６）の第１頂は絶対値の２進数乗算であるから、２
の補数乗算では絶対値の２進乗算結果に第２項以下の補
正をする必要がある。

従来の２の補数乗算回路を１匍で説明する。

第１図は絶対値の乗算回路に補正計算回路を付加した２
の補数乗算回路で、■は絶対値２進乗算回路、■は補正
計算回路である。１はｍビット乗取 １ｉＦＸの下位ｍ−１ビツトを受けてシリアルに出力す
るシフトレジスタ、２は該シフトレジスタのシリアル入
力端子、３はｎビット被乗数Ｙの下位ｎ−１ビツトを受
けてパラレルに出力するパラレルレジスタ、４は乗数Ｘ
の各ピッ）ｘｌとＹの積を計算する２人力ＡＮＤ回路、
５は全加算器、６け該全加算器の加算結果を貯えるレジ
スタ、７Ｆｉ該全加算器の桁上げ信号を貯えるレジスタ
、８はｍビグ４乗数Ｘを入力する端子、９けｎビット被
乗数Ｙを入力する端子、１０け乗数Ｘ、被乗数Ｙを受け
て式（６）の第２項以下の補正項を計算し下位桁から順
次出力する補正計算回路、１１け補正計算回路１０の計
算結果を貯えるレジスタ、１２は積Ｘ・Ｙを下位桁から
シリアルに出力する端子を示す。

入力端子２は常に″０＃であり、レジスタ６．７゜１１
の初期値は１０”である。乗算を開始する以前にシフト
レジスタ１には乗数Ｘ、パラレルレジスタ３罠は被乗数
Ｙ、そして補正計算回路１０には乗数Ｘ、被乗数Ｙがセ
ットされる。シフトレジスタ１゜レジスタ６．７．１１
．そして補正計算回路１０はすべて同期して動作し、ま
た全加算器５け第２図（ａ）。

（ｂ）で示すような計算を行なう。以上説明したように
、２の補数で表示された数どうしの乗算を絶対値の乗算
回路で実現すると、補正計算回路が必要となり、ハード
ウェアが大きくかったり、回路が複雑になる郷の欠点が
あった。

本発明は以上のような欠点を除去するためになされたも
ので、その目的は簡単な回路で、かつ小形の２の補数乗
算回路を提供することにある。そして、本発明の骨子は
２の補数表示のｍビット乗数Ｘ、およびｎビット被乗数
Ｙの語長をともＫｍ＋ｎ−１ビツトまで拡張して、２数
をオフセラ）　／（イナリとみなして乗算し、下位のｍ
＋ｎ−１ビツトを取り出せばｍビット乗数Ｘ、ｎビット
被乗数Ｙの２の補数乗算ができることに着目し、回路を
小形にしたところＫある。

この目的を達成するための本発明の要旨点は以下の（４
）、　Ｑ３）　、　（Ｃ）の３点である。

囚　式（４）に示したｍビット乗数Ｘの符号桁Ｘ、をｎ
−１ビツト最上位桁に追加してｍ＋ｎ−１ビツトの２の
補数２進数とする。したがって式（４）％式％ （７） と々る。ただしＸｌ　＋（’　”　’　ｅ２ｅ　”　’
　ｒ”ＨＯｆたけ　１　　ｒ　　Ｘｌ　　”　　ｘ＋ａ
＋（’　　＝＝　　ｍ＋１．ｍ＋２．　　＋譬ｊ、Ｉａ
＋ａ−ｔ）である。

（Ｂ）　　式（５）Ｋ示したｎビット被乗数Ｙの符号桁
ｙ。

をｍ−１ビツト最上位桁に追加してｍ＋ｎ−１ビツトの
２の補数２進数とする。したがって式（５）％式％ となる。ただしｙ　ａ　＊　（ｊ　＝１　＋　２　＋・
・・、！１）はＯｆたけ１　＊　７３　＝　ｙ、＋（ｊ
−ｍ＋１．ｘｓ４ｚ−一、■＋ｎ−１）である。

（Ｏ符号桁を拡張した！Ｅ”ｎ−１ビツトの乗数Ｘ。

被乗数Ｙをオフセットバイナリの２進数Ｘ。

Ｙとみ力して２数の乗算を実行し、得られた積Ｚ’（＝
Ｘ’−Ｙ’）の下位ｍ＋ｎ−１ビットを取り出せば、こ
れが２の補数２道数Ｘ、Ｙの積２であるｏｎｘ＋ｎ−１
ビツトのオフセラトノ（イナリ値Ｘ、Ｙを ｒ＝　Σ　Ｘ、會２１−１　　　　　・・・・・（９）
ｉ謙１ とすれば積２′は式眞となるＯ ｚ’−ｒ・ｒ ２進数Ｐの下位ｐビットをｒｐ）、で表わすと、２′の
下位ｍ＋ｎ−１ビットは式（ロ）となる。

一方、ｍａｎ−１ビツトの２の補数表示の乗数Ｘ１．被
乗数Ｙ８から積ｚ１を計算するとＺ、＝Ｘ１・Ｙｌ となる。式（４）の乗数Ｘ２式（５）の被乗数Ｙから得
られる積ｚ−ｘ＠ｙの語長は符号桁を含めてＩＴｌ＋ｎ
　−１ビツトであり、式（至）と同じ値をとるから、 ｚ＝ＸφＹ ニーｚＩｍ＋１Ｉ−１”　２””＋　Σｚｋ、　２　ｋ
　−１に鱒１ ・・・・・α◆ となる。

式（６）と弐α→を比較することにより−ｘ−ｙ ＝〔Ｘ′・Ｙｌ−＋−□　　　・・・・・（ロ）が得ら
れる。

したがって符号桁を追加して語長をｍａｎ−１ビツトに
拡張した乗数、被乗数をオフセットバイナリ値とみなし
て絶対値乗算を行なうと、乗算結果の下位ｍ＋ｎ−１ビ
ットが、ｍビット乗数Ｘとｎビット被乗数Ｙを２の補数
乗算した結果になる。

以下、本発明のアルゴリズムと実施例について説明する
。

第３図は本発明の説明図で、語長をｍａｎ−１ビツトに
拡張した乗ａＸ、被乗数Ｙをそれぞれオフセットバイナ
リ値ｒ（式（９）　’）　、　Ｙ’　（式αＱ）とみな
して乗算し、下位ｍ＋ｎ−１ビットを取り出すことを示
した本のである。第３図においてでとＹの乗算は、被乗
数Ｙと乗数ｒの１ピツ）ｘｌの積Ｗ工寓ΣＸ、１１３Ｆ
Ｊ１１２ｊ−’をｍａｎ−１回シフト加算すること−１ により実行される。シフト加算とはＷｉを１−１ビツト
左シフトして部分積Ｓｉ、に加算することで５ｌ＝Ｓ、
−１＋Ｗ１６２’−’　　　・・−・・（１１の計算と
等価である。ただし、５０＝０である。

曳をｍａｎ−１回シフト加算することは乗数に、被乗数
Ｔの乗算Ｚ’、＝ｒ−Ｙ’すかわち式Ｈと等価である。

ここで、得られた積２′の下位ｍ十ｍ−１ビットを取り
出せば乗数Ｘ、被乗数Ｙの積ｚ−ｘ＠ｙにがる） 次に上記アルゴリズムに基づく本発明の第１実施例を第
４図によって説明する。

１４図において、１３けｍビットの２の補数２進コード
の乗数Ｘ−−Ｘｌｌ＠　２”−”＋Σｉｔ＠　２’−”
　　を受１謹１ けて下位桁からシリアルに出力するｍビットのシフトレ
ジスタ、１４はｎビットの２の補数２進コードの被乗数
Ｙ＝＝−ｙ、＊２”−”＋　Ｘｙ５・２’−”　　を受
ケｍｌ てパラレルに出力するｎビットのノ（ラレルレジスタ、
１５は該シフトレジスタの出力と該）（ラレルレジスタ
の出力のｎビット情報とから論理積町＝ｚ　ｘ　＊　ｙ
ｓ　ｒ　（ｊ−１＋　”　＋　”　’　＊　ｎ　）を発
生するｎ個のＡＮＤ回路、１６け該ＡＮＤ回路の出力を
シフト加算する累算器を構成する全加算器、１７は該全
加算器の加算結果を貯えるレジスタ、１８は該全加算器
の桁上げ信号を貯えるレジスタ、１９は該シフトレジス
タに記憶された乗数Ｘの最上位桁をｎ−１ビツト拡張し
て乗数Ｘの語長をｍａｎ−１ビツトにする第１の拡張手
段、２０は該累算器の累算結果の最上位桁をｍ−１ビツ
ト拡張して該累算器にｍａｎ−１回シフト加算させる第
２の拡張手段、２１は２の補数２進コードの積Ｘ・Ｙを
下位桁からｍａｎ−１ビツトシリアルに出力する端子を
示す。

躯４図の動作を説明する。レジスタ１７．１８の初期値
は“０″で、乗算を開始する以前にシフトレジスタ１３
には乗数Ｘ、パラレルレジスタ１４には被乗数Ｙがセッ
トされている。そして、シフトレジスタ１３．レジスタ
１７．１８はすべて同期して動作し、全加算器１６は第
２図（ａ）　、（ｂ）で示すような計算を行なう。シフ
トレジスタ１３からはＸの各ビットが最下位桁ｘ１から
順次ｍ＋ｎ−１ビット出力される。ここでシフトレジス
タ１３の最上位のシフトレジスタの出力は結１ｓ１９に
よって最上位のシフトレジスタの入力に戻されているの
でｘ１＋１以後はＸの符号桁１１が繰り返し出力される
、さて、シフトレジスタ１３の第１の出力ｘ１とパラレ
ルレジスタ１４のｎビットの出カフ１＋７２＋・・・、
ｙ、はＡＮＤ回路１５に入力され、第１のｎビットの論
理積ω１２．〜ωｌ、Ｂ　ｌ（ω８．。

”　Ｘｌ”Ｖ３　＋（’　＝’＋Ｌ”’＋ｎ））がＡＮ
Ｄ回路１５がら出力され、該ｎビット論理積ω１，１〜
ω１９．は全加算器１６に印加される。ここでレジスタ
１７．１８け′″０＃であり、全加算器１６は第２図ｈ
＞　、　（ｂ）で示すような計算を行なうので該論理積
ω１、〜ω１１．けレジスタ１７に入力され、保持され
る。同時に積２の最下位桁ｚ１が出力端子２１から出力
される。次にシフトレジスタ１３からｘ２が出力され、
パラレルレジスタ１４の出力ｙ、ｙ、・・・、ｙ、とと
もにＡＮＤ回路１５に入力され、第２の論理積ω　　〜
ω２．．（ω２．．＝ＸＭ”意、１２ ｙ、）がＡＮＤ　回路１５から出力されて全加算器１６
に印加される。ここで、該館１の論理積ω４．□〜ω１
．Ｉ。

けレジスタ１７に保持され、１ビツト下位の全加算器１
６に印加されており、最上位桁のレジスタ１７の出力は
最上位桁の全加算器１６に入力されているから第１の論
理積は第２の論理積の１／２となっており、全加算器１
６では部分積Ａ、　＝　Ｙ’　拳ｘ０／　２　＋　Ｙ’
＠：［１ガる計算が行なわれる。すなわちＡ１は第３図
のＳ。

を計算したことになる。ここで部分積Ａ１の各ビットが
レジスタ１７に印加され、保持され、積２の館２ピット
ｚ、が出力端子２１から出力される。ＩＷ１様の動作を
ｍａｎ−１回繰り返すことにより全加算器１６では第３
図に示した計算を実行し、その結果出力端子２１からは
積２の各ビット力（゛最下位桁から順次ｍ＋ｎ−１ビッ
ト得られる。

本発明の第２実施例を第５図に示す。第２実施例はｍビ
ットのシフトレジスタ１３に記憶された乗数Ｘの最上位
桁をｎ−１ビツト拡張して乗数Ｘの語長をｍａｎ−１ビ
ツトにする第１の拡張手段として、ｎ−１ビツトのシフ
トレジスタ２２をシフトレジスタ１３の上位に接続した
回路である。乗算を開始する以前にシフトレジスタ２２
ＫＦｉ乗数Ｘの符号桁Ｘ、がセットされている。そして
シフトレジスタ２２がシフトレジスタ１３．レジスタ１
７　、１８と同期して動作しＸ、をｎ−１同順次出力す
ることにより、乗数Ｘは符号桁！、をｎ−１ビツト拡張
して語長がｍａｎ−１ビツトになる。

以上説明したように、本発明を用いれば、従来絶対値の
乗算回路を用いて２の補数乗算回路を構成する場合に必
要だった補正計算回路が不要になり、小形で簡単な回路
の２の補数乗算回路を提供することができる。

【図面の簡単な説明】

第１図は従来の２の補数乗算回路の１例を示すブロック
図、算２図は全加算器の動作説明図、図中（ａ）はシン
ボル図、伽）はその動作の状態図、第３図は本発明の原
理説明のための図、館４図は本発明の第１実施例を示す
ブロック図、第５図は第２実施例を示すブロック図であ
み。 １．１３ｔｉシフトレジスタ、３．１４はパラレルレジ
スタ、４．１５は２人力ＡＮＤ回路、５．１６は全加算
器、６　、７．１１，１７，１８はレジスタ、１０は補
正計算回路、１９　、２０は符号桁の拡張手段、２２Ｖ
ｉシフトレジスタをそれぞれ示す。 特許出願人　　安立電気株式会社 代理人　弁理士　小　池　龍太部 第　２　圓（α） 第２圓（ｂ）

Claims (1)

1. 【特許請求の範囲】 （１）　　ｍビットの２の補数２進コードの乗数Ｘ　＝
   　−ｘ、ａ２”−’＋Σｘ１ａ　２’−１を受けて下位
   桁が１＝１ らシリアルに出力するｍビットのシフトレジスタ０３と
   ； ｎビットの２の補数２進コードの被乗数Ｙ　＝　−Ｆ！
   ｌ＠　２”、’＋ΣｙＪ＠２　　　・を受けてパラン−
   １ ルに出力するｎビットのパラレルレジスタａ４と；紋シ
   フトレジスタに記憶さ引た乗数Ｘの最上位桁をｎ−１ビ
   ツト拡張して乗数Ｘの語長をｍ＋ｎ−１ビツトにする第
   １の拡張手段α９と； 該シフトレジスタの出力と該パラレルレジスタの出力の
   ｎビット情報とから論理積ω、＝ｘ１・ｙ、。 （ｊ＝ｘ＋２．・−＊ｎ）　　を発生するｎ個のＡＮＤ
   回路（２）と；骸ＡＮＤ回路の出力をシフト加算する累
   算器（１６゜　１　− １７　、１８　）と； 該累算器の累算結果の最上位桁をｍ−１ビツト拡張して
   該累算器Ｋｍ＋ｎ−１回シフト加算させる第２の拡張手
   段−とを備え、累算結果の下位ｍ＋ｎ−１ビットを下位
   桁からシリアルに出力して２の補数２進コードの積Ｘ−
   Ｙを計算することを特徴とする２の補数乗算回路。 （２、特許請求の範囲第１項記載の２の補数乗算回路に
   おいて、前記第１０絋張手段が誼シフトレジスタυの最
   上位桁の出力をその最上位桁の入力にフィードバックす
   る手段（２）で成り、該累算器がｎｇＡの全加算器およ
   び累算結果を貯えるｎ−１個のレジスタを有するｎ桁の
   累算器（１６、１７、１８）であり、該第２の拡張手段
   が該累算器の累算結果の最上位桁の出力をその最上位桁
   の入力にフィードバックする手段−で成ることを特徴と
   する２の補数乗算回路。 （３）特許請求の範囲第１項記載の２の補数乗算回路に
   おいて、前記第１の拡張手段が該シフトレジスタ（２）
   の上位桁に乗数Ｘの最上位桁をｎ−１ビット追加するシ
   フトレジスタに）で成り、該累算器がｎ個の全加算器お
   よび累算結果を貯えるｎ−１個のレジスタを有するｎ桁
   の累算器（１６、１７、１８片あり、＃＃！２の拡張手
   段が該累算器の累算結果の最上位桁の出力をその最上位
   桁の入力にフィードバックする手段（４）で成ることを
   特徴とする２の補数乗算回路。