JPH0750595A - 復号化装置 - Google Patents
復号化装置Info
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- JPH0750595A JPH0750595A JP5196469A JP19646993A JPH0750595A JP H0750595 A JPH0750595 A JP H0750595A JP 5196469 A JP5196469 A JP 5196469A JP 19646993 A JP19646993 A JP 19646993A JP H0750595 A JPH0750595 A JP H0750595A
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Abstract
3はシンドローム生成回路1が求めたシンドローム及び
消失位置生成回路2が求めた消失位置係数から修正シン
ドロームを生成すると共に、修正シンドロームを用いて
ユークリッドの除算を行って誤り数値多項式を求める。
消失位置多項式生成/ユークリッド用積和演算回路4は
消失位置係数から消失位置多項式を生成し、更に、消失
位置多項式とユークリッドの除算の商を用いて誤り位置
多項式を求める。誤り位置多項式及び誤り数値多項式を
チェンサーチ回路6に与えて誤り位置及び誤り数値を求
め、訂正実行回路7において受信語の誤りを訂正する。
修正シンドロームをユークリッドの除算器を利用して求
め、消失位置多項式を積和演算回路を利用して求めてお
り、回路の共用化によって回路規模を低減している。
Description
及びBCH符号を含むゴッパ符号の誤り訂正符号の復号
に好適の復号化装置に関する。
を向上させるために、誤り訂正符号が適用されるように
なった。誤り訂正符号としては、システムに応じて種々
のものが採用されている。特に、Reed solomon符号(以
下、RS符号という)は、冗長度が低く、CD(コンパ
クトディスク)、DAT(ディジタルオーディオテー
プ)及び衛星通信の分野等において広く用いられている
重要な符号である。
ある。2又は3シンボル程度の訂正では、RS符号を用
いて代数的な手法によって誤り位置及び誤り値を求める
ことが可能であり、その装置化は容易である。しかし、
高信頼性を必要とするシステムにおいては、訂正能力を
大きくする必要がある。この場合には、ピーターソン
法、バーレカンプ・マッシィ法又はユークリッド法等を
用いる。これらの方法は、誤り位置多項式及び評価多項
式を導出し、チェンサーチ法等によって誤り位置及び誤
り値を求めることによって復号を行う。
る従来の復号化装置を示す回路図である。図14の装置
は特公平4−7847号公報にて開示されたものであ
る。
に基づいて構成している。消失を考慮しない場合には、
復号は以下の(1)乃至(5)に示す手順で行う。
しと判定する。
はユークリッドの互除法等を用いて、誤り位置多項式σ
(X)及び誤り数値多項式ω(X)を求める。
根、即ち、誤り位置を求める。
める。
でなく、消失位置のフラグ信号を用いて消失に対する訂
正機能も有している。消失フラグはシンボルが誤りと思
われることを示すものであり、フラグ出力回路201 はこ
の消失フラグを入力端子rinから入力される受信語と同
期させて出力する。消失位置発生回路202 は消失フラグ
によって、消失の位置を示す消失位置係数αi を生成す
る。
信語は、シンドロームセル回路203に与えてシンドロー
ムS(X)を生成する。消失位置係数αi 及びシンドロ
ームS(X)はインターフェース(以下、I/Fとい
う)204 を介して消失位置係数ラッチ回路205 及び修正
シンドロームセル回路206 に与える。修正シンドローム
セル回路206 は、シンドロームS(X)の情報から消失
位置の情報を除去した修正シンドロームSε(X)を作
成する。図15は修正シンドロームセル回路206の具体
的な構成を示すブロック図である。
に示すセルを2t個接続して構成する。シンドロームS
(X)は図15の入力Yinとしてラッチ221 に与える。
ラッチ221 がシンドロームS(X)をロードすると、X
inとして消失位置係数αi がラッチ222 に入力される。
制御回路224 は、ラッチ223 からのコマンドに基づい
て、ラッチ225 ,226 、加算回路227 及び乗算回路228
を制御して、下記式(1)に示す計算を行って、修正シ
ンドロームSε(X)を求める。
する。なお、上記式(1)の計算には2tステップを要
する。計算終了後、各セルのレジスタには修正シンドロ
ームの係数が保持され、2tステップ出力モードにする
ことで修正シンドロームSε(X)が出力される。
正シンドロームSε(X)はI/F207 を介してGCD
(Greatest Common Divisor(最大公約数))セル回路2
08及び消失位置係数ラッチ回路209 に与える。更に、消
失位置係数ラッチ回路209及びGCDセル回路208 の出
力はI/F210 を介して乗算セル回路211 及び誤り−消
失数値多項式ラッチ212 に与える。GCDセル回路208
は、修正シンドロームのデータ系列から誤り位置多項式
σe(X)と誤り−消失数値多項式n(X)の係数のデ
ータ系列を求める。更に、乗算セル回路211 は、誤り位
置多項式σe(X)と消失位置データ系列とから誤り消
失位置多項式σ(X)の係数データを求める。更に、I
/F回路213 は誤り消失位置多項式σ(X)の微分σ′
(X)を求め、誤り一消失数値多項式n(x)と共にEv
aluationセル回路214 に出力する。
式σ(αi )が0となる位置iにおいて、下記式(2)
に示す演算によって誤り数値を求める。
215 を介して加算回路216 に与える。ゲート回路215 は
誤り位置多項式σ(αi )が0である場合に、位置iに
誤りが生じているものと判断して誤り数値を加算回路21
6 に与える。加算回路216 はバッファメモリ217 から受
信語が与えられており、受信語の位置iのデータと位置
iの誤り数値とのガロア体の加算によって誤りを訂正し
て出力端子218 に出力する。なお、図中のCOMinは各
回路のコマンド入力である。
あり、高速性に優れている。しかしながら、回路規模が
膨大であり、LSI化する場合に経済的ではないという
欠点があった。
従来の復号化装置においては、回路規模が大きく、ま
た、LSI化に適していないという問題点があった。
規模を大幅に削減することができる復号化装置を提供す
ることを目的とする。
は、受信語からシンドロームを計算するシンドローム計
算手段と、受信語に同期した消失フラグから消矢位置デ
ータを発生する消失位置生成手段と、前記シンドローム
から消失位置情報を除く修正シンドロームを生成する修
正シンドローム生成手段と、前記消失位置データから消
失位置多項式を生成する消失位置多項式生成手段と、前
記修正シンドロームと前記消矢位置多項式とから誤り位
置多項式及び誤り数値多項式を求めるユークリッドの互
除演算手段と、このユークリッドの互除演算手段によっ
て求められた誤り位置多項式及び誤り数値多項式から誤
り位置及び誤り数値を求めるチェンサーチ手段と、この
チェンサーチ手段によって求められた誤り位置及び誤り
数値に基づいて、前記受信語の誤りを訂正する訂正実行
手段と、を具備し、前記修正シンドローム生成手段及び
前記消失位置多項式生成手段を前記ユークリッドの互除
演算手段と共用するものである。
び消失位置多項式生成手段は、ユークリッドの互除演算
手段と共用する。これにより、回路規模が削減される。
て説明する。図1は本発明に係る復号化装置の一実施例
を示すブロック図である。
る。受信語に同期した消失フラグは消失位置生成回路2
に与える。シンドローム生成回路1は受信語からシンド
ロームS(X)を算出する。一方、消失位置生成回路2
は入力された消失フラグから消失位置係数αi を発生
し、図示しないレジスタに格納するようになっている。
成演算及び消失位置多項式生成演算を行うための回路を
夫々ユークリッド互除演算のための除算器及び積和演算
回路と共用するようになっている。即ち、シンドローム
生成回路1からのシンドロームS(X)及び消失位置生
成回路からの消失位置係数αi は修正シンドローム生成
/ユークリッド用除算器2に与える。また、消失位置係
数αi は消失位置多項式生成/ユークリッド用積和演算
回路4に与える。
クリッド用除算器3の具体的な構成を示す回路図であ
る。この図2を説明する前に、図4及び図5を参照して
修正シンドローム生成の原理回路及びユークリッド互除
演算の除算器を説明する。
及び乗算器13から構成されるセルを2t個接続して構成
される。初期状態においては、スイッチ10が端子14を選
択して各レジスタ12にシンドロームS0 乃至S2t-1を与
える。次に、スイッチ10は端子15を選択して、前段のレ
ジスタ12の出力を加算器11に与える。なお、最下位の次
数側のセルのスイッチ10には0を与える。加算器11には
レジスタ12の出力と消失位置係数αi との乗算結果が与
えられており、加算器11はmodX2tの加算を行う。検
出された消失位置係数αi が入力されることにより、結
局、レジスタ12には上記式(1)に示す修正シンドロー
ムSε(X)の各係数が保持されることになる。
算の除算に使用可能な除算器について説明する。図5の
除算器は本件出願人が先に出願した特願平5−7465
2号明細書において記載したものである。
(X)の係数記憶用のレジスタであり、レジスタ31乃至
38は除数であるRi-1 (X)の係数記憶用のレジスタで
ある。レジスタ21乃至28には除算終了後の剰余が保存さ
れるので、これらのレジスタ21乃至28をRi レジスタと
いい、レジスタ31乃至38をRi-1 レジスタという。
ると、図5の構成によって、下記式(3)の演算が行わ
れる。
算したときの商である。図2において、Ri レジスタ21
乃至28及びRi-1 レジスタ31乃至38の構成は図2と同様
である。レジスタ21乃至28のデータ端Dには夫々スイッ
チ60乃至67からデータを供給する。レジスタ21乃至28の
出力データは、夫々加算器41乃至47及び乗算器72に与え
ると共に、レジスタ31乃至38のデータ端Dにも与える。
レジスタ31乃至37の出力データは、夫々スイッチ151 乃
至157 を介して乗算器51乃至57に与えると共に、乗算器
38の出力は逆元ROM70に与える。また、レジスタ31乃
至38の出力は夫々スイッチ60乃至67にも与える。
0 も与えられ、スイッチ60は後述する制御信号LDN,
LDN2に制御されて、0、シンドローム係数S0 及び
レジスタ31の出力のいずれかを選択してレジスタ21に与
えるようになっている。同様に、スイッチ31乃至67に
は、夫々前段の加算器41乃至47の出力及びS1 乃至S7
も与えられ、スイッチは3入力の1つを選択してレジス
タ22乃至28に出力する。
ンドゲート71に出力する。アンドゲート71は信号QEN
の“H”で逆元を乗算器72に与える。乗算器72はレジス
タ28の出力と逆元との乗算を行って、出力Q(X)とし
て出力すると共に、乗算器51乃至57に出力する。乗算器
51乃至57は夫々レジスタ31乃至37の出力とQ(X)とを
乗算して加算器41乃至47に出力する。加算器41乃至47は
前段のレジスタ21乃至27の出力と乗算器51乃至57の出力
とを加算してスイッチ61乃至67に与えるようになってい
る。
算処理とユークリッドの除算処理を切換えるためのスイ
ッチ150 乃至157 ,158 及び乗算器72の出力をスイッチ
60に与える乗算器159 を有している。スイッチ150 乃至
157 ,158 は修正シンドローム計算時には端子bを選択
し、除算を行う場合には端子aを選択するようになって
いる。
リッド用積和演算回路4の具体的な構成を示す回路図で
ある。この図3を説明する前に、図6及び図7を参照し
て消失位置多項式生成の原理回路及びユークリッドの積
和演算器を説明する。
ム生成の原理回路と同様である。図6においては、2t
+1個のセルを接続し、スイッチ10の端子14には1,
0,0,…を入力する。初期状態ではスイッチ10に端子
14を選択させ、以後、スイッチ10に端子15を選択させて
前段のセル出力を入力する。消失位置係数がαi ,
αj,αk ,…とすると、この構成によって、下記式
(4)に示す消失位置多項式σε(X)の係数が得られ
る。
に使用可能な積和演算器について説明する。
れ、乗算器90乃至98はレジスタ80乃至88の出力と図5の
除算器の商Q(X)との乗算結果を加算器100 乃至108
に出力する。加算器100 乃至108 の出力は夫々QBi レ
ジスタ120 乃至128 に与える。加算器130 乃至138 は、
レジスタ80乃至88の出力を格納するBi-2 レジスタ110
乃至118 の出力が与えられて、2入力の加算を行う。
と、この構成によって、図7の積和演算器は下記式
(5)の積和演算を行う。
(X)<[(2t+Nε)/2]となるまで行う(Nε
は消失数(消失フラグの数))。
ータ端Dには夫々スイッチ140 乃至148 の出力が入力さ
れる。レジスタ80乃至88の出力は夫々乗算器90乃至98に
与えると共に、Bi-2 レジスタ110 乃至118 のデータ端
Dに与える。更に、レジスタ80乃至87の出力はスイッチ
161 乃至168 を介して加算器101 乃至108 に与える。乗
算器90乃至98はQ(X)が与えられており、Bi レジス
タ80乃至88の出力とQ(X)とを乗算して乗算結果を夫
々加算器100 乃至108 に出力する。加算器100乃至108
の出力は夫々QBi レジスタ120 乃至128 に与え、加算
器100 乃至108は夫々乗算器90乃至98の出力と0又はス
イッチ161 乃至168 の出力とを加算して出力する。レジ
スタ120 乃至128 の出力は夫々スイッチ161 乃至168 を
介して加算器130 乃至138 に与え、加算器130 乃至138
は夫々レジスタ120 乃至128 とレジスタ110 乃至118 の
出力とを加算してスイッチ140 乃至148 に与えるように
なっている。
演算とユークリッド用積和演算とを切換えるためのスイ
ッチ161 乃至168 を設けている。スイッチ161 乃至168
は消失位置多項式生成時には端子aを選択し、ユークリ
ッド用積和演算時には端子bを選択するようになってい
る。
演算回路4は、消矢位置係数αi 、αj 、αk …から、
上記式(4)の消失位置多項式σε(X)を求め、同時
に、修正シンドローム生成/ユークリッド用除算器3
は、シンドロームS(X)と消失位置係数αi ,αj ,
αk ,…から、上記式(1)に示す修正シンドロームを
求める。これらの演算結果を初期値としてユークリッド
の互除演算を行う。即ち、修正シンドローム生成/ユー
クリッド用除算器3は、修正シンドロームSε(X)の
係数を初期値として、上記式(4)によって誤り数値多
項式ω(X)を求め、消失位置多項式生成/ユークリッ
ド用積和演算回路4は、消失位置多項式σε(X)の係
数を初期値として、上記式(5)によって誤り位置多項
式σ(X)を求める。
式σ(X)はチェンサーチ回路6に与える。チェンサー
チ回路6は、誤り位置多項式σ(X)の微分σ′(X)
を求め、誤り位置多項式σ(αi )が0となる位置iに
おいて、誤り数値ω(αi )/σ′(αi )を演算によ
って求める。これらの誤り位置及び誤り数値は訂正実行
回路7に与える。受信語及び消失フラグは遅延回路8に
も与えており、遅延回路8はチェンサーチ回路6までの
処理時間の遅れを考慮して、受信語及び消失フラグを遅
延させて訂正実行回路7に与える。訂正実行回路7は誤
り位置iの受信語と誤り数値とのガロア体の加算を行う
ことにより受信語の誤りを訂正して出力する。
について図8及び図9のタイミングチャート並びに図1
0乃至図13の説明図を参照して説明する。図8は図5
の除算器の動作を説明するためのタイミングチャートで
あり、図9は図7の積和演算器の動作を説明するための
タイミングチャートである。
クリッド用除算、並びに消失位置多項式生成及びユーク
リッド用積和演算を夫々図2及び図3の回路によって実
現している。しかし、説明の便宜上、先ず、これらの演
算が夫々図4乃至図7の回路によって実現されることを
説明し、次に、これらの図4乃至図7の回路動作を図2
及び図3の回路によって実現することができることを説
明する。
5、7)RS符号を復号する場合について説明する。原
始多項式P(X)をP(X)=X4 +X+1とし、生成
多項式G(X)を下記式(6)で示すものとする。
を0番目乃至14番目の情報というものとして、9,1
0,11,12番目に夫々α8 ,α,α6 ,α9 のエラ
ーが発生したものとする。この場合には、シンドローム
係数S0 乃至S7 は下記式(7)で与えられる。
(8)によって示すことができる。
しているものとする。そうすると、図4の回路による上
記式(1)の演算によって、修正シンドロームSε
(X)は下記式(9)のように求められる。
消失位置多項式σε(X)は下記式(10)のように求
められる。
ε(X),B-1(X)=0,B0 =σε(X)とする。
式(3)に示す演算を行う。
(X)で除算したときの商である。
/2](=5)となるまで行う。deg Ri (X)<5で
ある場合には、iに1を加算し、この演算を繰返す。
(X)は下記式(11)に示すものとなる。
て、R2 (X)を求める。
する。式(12)のR3 (X)がω(X)である。
行う。
行う。
X=α-12 =α3 であるので、下記式(15)が得られ
る。
判明する。このときの誤り値eは、σ(X)の奇数項を
集めて求めた導関数σ′(X)=α2 X2 +α11を用い
て下記式(16)で表わすことができる。
あるので、 e=ω(α3 )÷σ′(α3 ) =(α2 ・α9 +α8 ・α6 +α11・α3 +α6 )÷(α2 ・α6 +α11) =α1 ÷α7 =α9 このようにして、誤り値α9 が求められる。
ついても計算を行う。式(14),(16)にα-11 ,
α-10 ,α-9を代入する。
は σ(α4 )=α2 ・α16+α2 ・α12+α12・α8 +α11・α4 +α5 =α3 +α14+α5 +α0 +α5 =0 となる。また、式(16)から e=ω(α4 )÷σ′(α4 ) =(α4 ・α4 +α5 )÷(α2 ・α12+α8 ・α8 +α11・α4 +α6 ) =α6 が得られる。
(14),(16)は、 σ(α5 )=α7 +α2 +α7 +α1 +α5 =0 e=ω(α5 )÷σ′(α5 )=α となる。
られる。
路が上述した演算を行う場合の動作について説明する。
図5の除算器は上記式(3)のRi (X)=Ri-2
(X)mod Ri-1 (X)の商Q(X)及びω(X)
を求めるものである。
DN(図8(a))によってRi レジスタにSε(X)
を記憶させ、Ri-1 レジスタにX8 を記憶させる。この
場合には、R1 レジスタの次数deg Ri (X)<5であ
るか否かを判定する。この例では、Sε(X)=α2 X
7 +α5 X6 +α2 X5 +α6 X4 +α6 X3 +α8X
2 +X+α8 であり次数は7であるので、次の処理を行
う。
タの最高次係数が0でなくなるまでシフトを行う。図8
の場合には、最高次係数のR6 はα2 (=4(HE
X))であるので、シフトは行わない。
て、Ri レジスタとRi-1 レジスタの内容を交換する。
このとき、X8 ÷Sε(X)の計算を開始して、Q
(X)に最高次数のα13(=D(HEX))を得る。こ
れにより、Q(X)が有効な期間を示す信号QENが
“H”となる。次数差が1であるので、除算は2クロッ
クで終了する。次のD期間には、Q(X)として係数α
2 (=2(HEX))が得られる。除算はこの時点で終
了し、QENは“L”となり、SFTNは“H”とな
る。
項式の係数が保存される。即ち、レジスタ21乃至28の各
出力は、R7 =α13、R6 =α7 、R5 =α3 、R4 =
α10、R3 =α10、R2 =α11、R1 =α9 、R0 =0
である。このE期間には、A期間と同一の動作によって
次数判定を行う。この場合の次数は6であるので、次の
動作に移行する。以後は期間A乃至Dの処理が繰返され
る。
レジスタの最高次係数が0でなくなるまでシフトを行
う。R6 がα13であるのでシフトは行わない。
信号LDN2によってRi レジスタとRi-1 レジスタと
の内容を交換し、除算を開始してQ(X)に最高次数の
α4(=3(HEX))を得る。次数差は1であるの
で、QENは2クロック分になる。
α5 (=6(HEX))が得られる。除算はH期間で終
了し、QENは“L”となる。I期間はE期間と同一の
動作を行い、Ri レジスタには剰余多項式の係数が保存
される。即ち、R7 =0、R6 =0、R5 =0、R4 =
α2 、R3 =α3 、R2 =α11、R1 =α6 、R0 =0
である。ここで、次数判定によって次数3を得る。これ
により、処理を停止する。
Bi (X)=Bi-2 (X)−Qi (X)・Ri-1 (X)
からσ(X)を求めるものである。
が入力される毎に行う。図9のA期間にはLDNは
“L”となり、Bi レジスタには消失位置多項式の係数
をプリセットする。Bi-2 レジスタ及びQBi レジスタ
はクリアする。この例では、Biレジスタのプリセット
値は、上記式(5)からB2 =α0 、B1 =α7 、B0
=α7 である。
係数から順に入力する。即ち、α13,αの順に入力さ
れ、A期間においてプリセットされたBi レジスタのX
2 +α7 X+α7 と商Q(X)とを乗算し、Bi-2 レジ
スタの内容0と加算する。ここで、図9(o)に示すよ
うに、QBi レジスタをアクティブにする信号SFTN
2が“L”になり、QBi レジスタのみを動作させる。
Bi レジスタ及びBi-2レジスタのデータは保持され
る。
和演算結果をBi レジスタに記憶させ、次回の計算用
に、Bi レジズタの内容1をBi-2 レジスタに転送す
る。また、QBi レジスタはクリアする。このC期間に
おいて、1回目の積和演算結果(α13X3 +α2 X2 +
α4 X+α8 )がBi レジスタに格納されることにな
る。
の上位係数から入力する。即ち、α4 ,α5 の順に入力
する。そして、C期間においてプリセットされたBi レ
ジスタのα13X3 +α2 X2 +α4 X+α8 とQ(X)
とが乗算され、Bi-2 レジスタに格納されているX2 +
α7 X+α7 と加算される。
“L”となり、積和演算結果をBi レジスタに記億させ
る。Bi レジスタには積和演算の最終結果である Bi (X)=α2 X4 +α2 X3 +α12X2 +α11X+
α5 =σ(X) が保持される。
る。ところで、ユークリッドの除算においては、プリセ
ッ卜値として修正シンドロームの係数が用いられる。ま
た、積和演算では、プリセット値として消失位置多項式
の係数が用いられる。そこで、本実施例においては、こ
の点に着目して回路の共用化を図ることにより、回路規
模を低減させている。
クリッド用除算器3は図5の除算器にスイッチ150 乃至
157 ,159 を付加したものであり、最初に、シンドロー
ム(S0 乃至S7 )と消失位置係数(ELO0 乃至EL
O7 )から修正シンドロームを計算し、次いで、ユーク
リッドの互除法の除算によって誤り数値多項式を生成し
ている。
シンドロームをRi レジスタにロードする。次に、スイ
ッチ60乃至67に夫々乗算器159 及び加算器41乃至47の出
力を選択させ、スイッチ150 乃至157 ,159 に端子bを
選択させる。そうすると、図2の回路は図10の太線で
示す回路状態となる。
9 ,51乃至57に夫々消失位置のデータELO0 乃至EL
O7 が入力され、各乗算器器159 ,51乃至57はRi レジ
スタからのシンドロームとの乗算を行う。この乗算結果
は加算器41乃至47によって前段のRi レジスタの出力と
加算されて、スイッチ60乃至67を介して次段のRi レジ
スタに格納される。このように、図10の回路状態は図
4の回路と等価であることが分かる。なお、この場合に
はSFTNは常に“L”とする。消失位置データの入力
が終了すると、Ri レジスタには修正シンドロームの係
数が保持される。
38の出力を選択させ、スイッチ150乃至157 ,159 に端
子aを選択させることにより、修正シンドローム計算用
の回路からユークリッドの除算器用の接続にする。この
場合には、図11の太線に示す接続状態となる。図11
と図5との比較から明らかなように、図11の太線の接
続状態によってユークリッドの除算器が構成される。な
お、この場合には、商Q(X)は乗算器72からスイッチ
158 の端子aを介して出力される。こうして、図2の回
路によって修正シンドローム生成演算及びユークリッド
の除算が行われる。
リッド用積和演算回路4は図7の積和演算器にスイッチ
161 乃至168 を付加したものであり、最初に、消失位置
係数(ELO0 乃至ELO7 )から消失位置多項式を生
成し、次いで、ユークリッドの互除法の積和演算によっ
て誤り位置多項式を生成している。
先ず、スイッチ140 乃至148 に夫々加算器100 乃至108
の出力を選択させ、最下位のレジスタのみに1をロード
させ、他のレジスタには全て0をロードさせる。次い
で、スイッチ161 乃至168 に端子aを選択させる。これ
により、図3は図12の太線に示す回路接続状態とな
る。
係数EL0 乃至EL7 が入力され、加算器100 乃至108
には乗算器90乃至98の出力及び前段のレジスタ180 乃至
187の出力が入力され、レジスタ180 乃至188 には加算
器100 乃至108 の出力が入力されて、図4と等価の回路
である消失位置多項式生成演算用の回路が構成される。
なお、消失位置多項式の生成演算時にはLDN3は常に
“L”である。消失位置係数の入力が終了すると、消失
位置多項式の係数が各レジスタ180 乃至188 保持され
る。
乃至138 の出力を選択させ、スイッチ161 乃至168 に端
子bを選択させる。即ち、この場合には、図13の太線
に示す回路接続状態となる。図13と図7の比較から明
らかなように、図13の太線の接続によってユークリッ
ドの積和演算器が構成される。
消失位置係数ELO0 乃至ELO7に代えて除算の商Q
(X)を与える。こうして、図3の回路によって消失位
置多項式生成演算及びユークリッドの積和演算が行われ
る。
リッド互除演算の除算器にスイッチを付加するだけの簡
単な構成の修正シンドローム生成/ユークリッド用除算
器3を用い、修正シンドローム生成演算によって求めた
修正シンドロームを保持するレジスタを利用してユーク
リッドの除算を行っている。また、ユークリッド互除演
算の積和演算器にスイッチを付加するだけの簡単な構成
の消失位置多項式生成/ユークリッド用積和演算回路を
用い、消失位置多項式生成演算によって求めた消失位置
多項式を保持するレジスタを利用してユークリッドの積
和演算を行っている。これらの回路の共用化によって回
路規模を著しく低減することができ、LSI化が容易と
なる。
I/Fを用いて演算結果のデータを転送すると共に、演
算の時間調整を行っているのに対し、本実施例では、回
路を共用化し、しかも、求めた修正シンドロームの係数
又は消失位置多項式の係数を保持するレジスタと次の除
算又は積和演算を行うためにこれらの係数をロードする
レジスタとを共通にしているので、データの転送が不要
であり、処理速度を向上させることができるという利点
もある。
のではなく、例えば、ガロア体GF(24 )上でパリテ
ィ数を8であるものとして説明したが、GF(28 )上
においても実施可能であり、パリティ数についてはセル
数を増加させ、次数判断を変更するだけで容易に対応す
ることができる。
速性を損なうことなく回路規模を低減することができる
という効果を有する。
示すブロック図。
用除算器3の具体的な構成を示す回路図。
積和演算回路4の具体的な構成を示す回路図。
すブロック図。
ブロック図。
図。
ト。
ト。
図。
…消失位置多項式生成/ユークリッド用積和演算回路
Claims (5)
- 【請求項1】 受信語からシンドロームを計算するシン
ドローム計算手段と、 受信語に同期した消失フラグから消矢位置データを発生
する消失位置生成手段と、 前記シンドロームから消失位置情報を除く修正シンドロ
ームを生成する修正シンドローム生成手段と、 前記消失位置データから消失位置多項式を生成する消失
位置多項式生成手段と、 前記修正シンドロームと前記消矢位置多項式とから誤り
位置多項式及び誤り数値多項式を求めるユークリッドの
互除演算手段と、 このユークリッドの互除演算手段によって求められた誤
り位置多項式及び誤り数値多項式から誤り位置及び誤り
数値を求めるチェンサーチ手段と、 このチェンサーチ手段によって求められた誤り位置及び
誤り数値に基づいて、前記受信語の誤りを訂正する訂正
実行手段と、 を具備し、前記修正シンドローム生成手段及び前記消失
位置多項式生成手段を前記ユークリッドの互除演算手段
と共用することを特徴とする復号化装置。 - 【請求項2】 前記修正シンドローム生成手段は、前記
ユークリッドの互除演算手段の除算器と共用し、前記消
失位置多項式生成手段は、前記ユークリッドの互除演算
の積和演算回路と共用することを特徴とする請求項1に
記載の復号化装置。 - 【請求項3】 前記ユークリッドの互除演算手段の除算
器は、1回の除算毎に、被除多項式と除多項式の係数を
格納するレジスタのデータを交換しながら前記除多項式
の最大次係数が非零となるまで除算を行うことより誤り
位置多項式を求めると共に、前記被除多項式の係数用の
レジスタを使用して修正シンドロームを生成することを
特徴とする請求項2に記載の復号化装置。 - 【請求項4】 前記ユークリッドの互除演算手段の積和
演算回路は、乗算用のレジスタを使用して前記消失位置
多項式を生成することを特徴とする請求項2に記載の復
号化装置。 - 【請求項5】 受信語からシンドロームを計算するシ
ンドローム計算手段と、 受信語に同期した消失フラグから消矢位置データを発生
する消失位置生成手段と、 第1及び第2のレジスタ、第1の加算器並びに第1の乗
算器を有する第1のセルが複数接続された第1のセル群
と、 この第1のセル群に前記シンドローム及び前記消失位置
データを与え、前記第1のレジスタ、第1の加算器及び
第1の乗算器を用いて、前記シンドロームから消失位置
情報を除く修正シンドロームを生成して前記第1のレジ
スタに格納する修正シンドローム生成手段と、 前記第1及び第2のレジスタ、第1の加算器並びに第1
の乗算器を用いて、前記第1のレジスタに格納された修
正シンドロームと前記消矢位置多項式とから誤り数値多
項式を求めるユークリッドの除算手段と、 第3、第4及び第5のレジスタ、第2の加算器並びに第
2の乗算器を有する第2のセルが複数接続された第2の
セル群と、 前記第2のセル群に前記消失位置データを与え、前記第
3のレジスタ、第2の加算器及び第2の乗算器を用い
て、消失位置多項式を生成して前記第3のレジスタに格
納する消失位置多項式生成手段と、 前記ユークリッドの除算手段の商が与えられ、前記第
3、第4及び第5のレジスタ、第2の加算器並びに第2
の乗算器を用いて、前記第3のレジスタに格納された消
失位置多項式と前記商とから誤り位置多項式を求めるユ
ークリッドの積和演算手段と、 前記ユークリッドの除算手段及び積和演算手段によって
夫々求められた誤り数値多項式及び誤り位置多項式から
誤り位置及び誤り数値を求めるチェンサーチ手段と、 このチェンサーチ手段によって求められた誤り位置及び
誤り数値に基づいて、前記受信語の誤りを訂正する訂正
実行手段とを具備したことを特徴とする復号化装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19646993A JP3233502B2 (ja) | 1993-08-06 | 1993-08-06 | 復号化装置 |
US08/220,616 US5517509A (en) | 1993-03-31 | 1994-03-31 | Decoder for decoding ECC using Euclid's algorithm |
EP94302363A EP0620654B1 (en) | 1993-03-31 | 1994-03-31 | Circuit for performing the Euclidian algorithm in decoding of arithmetical codes |
DE69414631T DE69414631T2 (de) | 1993-03-31 | 1994-03-31 | Schaltung zur Durchführung des Euclidschen Algorithmus bei der Dekodierung Arithmetischer Kodes |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19646993A JP3233502B2 (ja) | 1993-08-06 | 1993-08-06 | 復号化装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0750595A true JPH0750595A (ja) | 1995-02-21 |
JP3233502B2 JP3233502B2 (ja) | 2001-11-26 |
Family
ID=16358326
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19646993A Expired - Lifetime JP3233502B2 (ja) | 1993-03-31 | 1993-08-06 | 復号化装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3233502B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100380788B1 (ko) * | 2000-03-29 | 2003-04-18 | 가부시끼가이샤 도시바 | 복호장치 및 복호방법 |
WO2004001701A1 (ja) * | 2002-06-20 | 2003-12-31 | Hitachi, Ltd. | 符号演算装置 |
US7478311B2 (en) | 2003-08-29 | 2009-01-13 | Panasonic Corporation | Error detection device and error detection method |
US9384083B2 (en) | 2012-09-24 | 2016-07-05 | Samsung Electronics Co., Ltd. | Error location search circuit, and error check and correction circuit and memory device including the same |
CN114095039A (zh) * | 2021-10-18 | 2022-02-25 | 深圳市紫光同创电子有限公司 | 一种支持码字同步的伴随式计算方法及计算电路 |
-
1993
- 1993-08-06 JP JP19646993A patent/JP3233502B2/ja not_active Expired - Lifetime
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
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CN114095039B (zh) * | 2021-10-18 | 2023-11-28 | 深圳市紫光同创电子有限公司 | 一种支持码字同步的伴随式计算方法及计算电路 |
Also Published As
Publication number | Publication date |
---|---|
JP3233502B2 (ja) | 2001-11-26 |
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