JPH09305572A - ガロア体の除算方法および除算装置 - Google Patents
ガロア体の除算方法および除算装置Info
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- JPH09305572A JPH09305572A JP8117841A JP11784196A JPH09305572A JP H09305572 A JPH09305572 A JP H09305572A JP 8117841 A JP8117841 A JP 8117841A JP 11784196 A JP11784196 A JP 11784196A JP H09305572 A JPH09305572 A JP H09305572A
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Abstract
(57)【要約】
【課題】 ガロア体の除算を小規模な回路により実行す
る。 【解決手段】 除数の係数を各段毎に格納するシフトレ
ジスタ１０１と、被除数の係数を各段毎に格納するシフ
トレジスタ１０３と、ガロア体の逆元を発生する逆元発
生ＲＯＭ１０９と、シフトレジスタ１０１または逆元発
生ＲＯＭ１０９のいずれかを選択するスイッチ１１７
と、シフトレジスタ１０１の出力を単位時間遅延させる
遅延手段１０５と、シフトレジスタ１０３の出力を単位
時間遅延させる遅延手段１０７と、商の係数を保持する
保持手段１１５と、第２の遅延手段または保持手段１１
５のいずれかを選択するスイッチ１１９と、スイッチ１
１７の出力とスイッチ１１９の出力を乗算する唯一の乗
算器１１１と、乗算器１１１の乗算結果とシフトレジス
タ１０３の出力とを加算する唯一の加算器１１３と、を
備える。
る。 【解決手段】 除数の係数を各段毎に格納するシフトレ
ジスタ１０１と、被除数の係数を各段毎に格納するシフ
トレジスタ１０３と、ガロア体の逆元を発生する逆元発
生ＲＯＭ１０９と、シフトレジスタ１０１または逆元発
生ＲＯＭ１０９のいずれかを選択するスイッチ１１７
と、シフトレジスタ１０１の出力を単位時間遅延させる
遅延手段１０５と、シフトレジスタ１０３の出力を単位
時間遅延させる遅延手段１０７と、商の係数を保持する
保持手段１１５と、第２の遅延手段または保持手段１１
５のいずれかを選択するスイッチ１１９と、スイッチ１
１７の出力とスイッチ１１９の出力を乗算する唯一の乗
算器１１１と、乗算器１１１の乗算結果とシフトレジス
タ１０３の出力とを加算する唯一の加算器１１３と、を
備える。
Description
【０００１】
【発明の属する技術分野】本発明は、ガロア体の除算方
法および除算装置に係り、特に、リード・ソロモン符号
（以下、ＲＳ符号と省略する。）の復号を小規模な回路
で実現するのに好適なガロア体の除算方法および除算装
置に関する。
法および除算装置に係り、特に、リード・ソロモン符号
（以下、ＲＳ符号と省略する。）の復号を小規模な回路
で実現するのに好適なガロア体の除算方法および除算装
置に関する。
【０００２】
【従来の技術】ＲＳ符号は、同じ符号長と情報記号数を
持つ巡回符号の中で、最小距離が最大となる優れた符号
であり、多重誤り訂正を行う記録、伝送等の分野で広く
利用されている。
持つ巡回符号の中で、最小距離が最大となる優れた符号
であり、多重誤り訂正を行う記録、伝送等の分野で広く
利用されている。
【０００３】ＲＳ符号の復号過程は、次に示す（ａ）か
ら（ｆ）の手順により構成されている。
ら（ｆ）の手順により構成されている。
【０００４】（ａ）受信多項式からシンドロームを計算
し、シンドローム多項式Ｓ(X) を求める。
し、シンドローム多項式Ｓ(X) を求める。
【０００５】（ｂ）シンドロームがすべて零であれば
（Ｓ(X) ＝０）、誤りなしと判定する。 （ｃ）シンドロームに非零のものがあれば、基本方程式
（Ｓ(X) ＝０）、誤りなしと判定する。 （ｃ）シンドロームに非零のものがあれば、基本方程式
【数１】Λ(X) Ｓ(X) ＝Ω(X) modＸ2t …（１） DEG(Λ(X)) ≦ ｔ …（２） DEG(Ω(X)) ≦ ｔ−１ …（３） を満足する誤り位置多項式Λ(X) 及び誤り評価多項式Ω
(X) を求める。ここで、ｔは誤り訂正数であり、DEG は
多項式の次数である。
(X) を求める。ここで、ｔは誤り訂正数であり、DEG は
多項式の次数である。
【０００６】（ｄ）誤り位置多項式Λ(X) に符号生成多
項式の根を代入することにより、誤り位置を求める。
項式の根を代入することにより、誤り位置を求める。
【０００７】（ｅ）誤り位置多項式Λ(X) の微分と誤り
評価多項式Ω(X) から誤り数値を求める。
評価多項式Ω(X) から誤り数値を求める。
【０００８】（ｆ）誤り位置及び誤り数値を用いて受信
語を訂正し、復号語を得る。
語を訂正し、復号語を得る。
【０００９】以上のＲＳ符号の復号過程において、
（ｃ）の基本方程式の解法として、ユークリッドの互除
法に基づくユークリッド法が知られている。ユークリッ
ド法は、誤り位置多項式Λ(X) 及び誤り評価多項式Ω
(X) を求めるのに際し、（１）式のうち既知であるシン
ドローム多項式Ｓ(X) とＸ2tとの最大公約多項式を求め
るユークリッドの互除法を用いるものである。
（ｃ）の基本方程式の解法として、ユークリッドの互除
法に基づくユークリッド法が知られている。ユークリッ
ド法は、誤り位置多項式Λ(X) 及び誤り評価多項式Ω
(X) を求めるのに際し、（１）式のうち既知であるシン
ドローム多項式Ｓ(X) とＸ2tとの最大公約多項式を求め
るユークリッドの互除法を用いるものである。
【００１０】次に、図２にユークリッド法を用いたＲＳ
復号装置の全体構成図を示す。このＲＳ復号装置は、受
信信号（受信多項式）からシンドローム多項式Ｓ(X) を
求めるシンドローム演算器２０１と、シンドローム多項
式Ｓ(X) から誤りの大きさ（誤り数値）の指標となる誤
り評価多項式Ω(X) を導く除算回路２０２と、この除算
の商から誤り位置の指標となる誤り位置多項式Λ(X) を
導く乗算回路２０３と、誤り位置多項式Λ(X) 及び誤り
評価多項式Ω(X) から誤り位置及び誤りの数値を求める
チェン探索回路２０４と、受信信号を復号遅延分だけ遅
延させる遅延回路２０６と、遅延された受信信号に誤り
訂正を施す訂正実行回路２０５とを備えて構成されてい
る。
復号装置の全体構成図を示す。このＲＳ復号装置は、受
信信号（受信多項式）からシンドローム多項式Ｓ(X) を
求めるシンドローム演算器２０１と、シンドローム多項
式Ｓ(X) から誤りの大きさ（誤り数値）の指標となる誤
り評価多項式Ω(X) を導く除算回路２０２と、この除算
の商から誤り位置の指標となる誤り位置多項式Λ(X) を
導く乗算回路２０３と、誤り位置多項式Λ(X) 及び誤り
評価多項式Ω(X) から誤り位置及び誤りの数値を求める
チェン探索回路２０４と、受信信号を復号遅延分だけ遅
延させる遅延回路２０６と、遅延された受信信号に誤り
訂正を施す訂正実行回路２０５とを備えて構成されてい
る。
【００１１】ここで、除算回路２０２は、式（１）〜
（３）を満足するΛ(X) 及びΩ(X) を、Ｓ(X) とＸ2tと
の最大公約多項式を求めるユークリッド互除法を用いて
求めるものであり、式（４）、（５）で示す漸化式によ
り、誤り評価多項式を導くことができる。
（３）を満足するΛ(X) 及びΩ(X) を、Ｓ(X) とＸ2tと
の最大公約多項式を求めるユークリッド互除法を用いて
求めるものであり、式（４）、（５）で示す漸化式によ
り、誤り評価多項式を導くことができる。
【００１２】
【数２】 ＴA ＝０： Ｒi(X)＋Ｑi(X) ＝Ｒi-2(X)／Ｒi-1(X) …（４） ＴA ＝１： Ｒi+1(X)＋Ｑi+1(X)＝Ｒi-1(X)／Ｒi(X) …（５） ここで、ＴA ＝０、１、…は、時刻の経過を示す。な
お、初期状態は、
お、初期状態は、
【数３】Ｒ-2（Ｘ）＝Ｘ2t …（６） Ｒ-1（Ｘ）＝Ｓ（Ｘ） …（７） であり、ＴA ＝０では、Ｘ2t／Ｓ（Ｘ）を計算して剰余
と商を求めることになる。上記漸化式は、剰余の次数が
ｔ−１以下（ｔ：誤り訂正数）になるまで続けられ、こ
のときの最終的な剰余が誤り評価多項式となる。
と商を求めることになる。上記漸化式は、剰余の次数が
ｔ−１以下（ｔ：誤り訂正数）になるまで続けられ、こ
のときの最終的な剰余が誤り評価多項式となる。
【００１３】次に、ガロア体の除算について説明する。
元の数が２であるＧＦ（２）のガロア体の除算、例え
ば、Ｘ4÷（Ｘ3＋Ｘ2＋１）なる除算を行う場合、除算
回路は図３（ａ）に示すような回路構成となり、除算終
了時には商はＸ＋１、剰余はＸ2＋Ｘ＋１となる。
元の数が２であるＧＦ（２）のガロア体の除算、例え
ば、Ｘ4÷（Ｘ3＋Ｘ2＋１）なる除算を行う場合、除算
回路は図３（ａ）に示すような回路構成となり、除算終
了時には商はＸ＋１、剰余はＸ2＋Ｘ＋１となる。
【００１４】時刻の経過毎にレジスタ３０１〜３０３の
内容を示すと次の表となる。
内容を示すと次の表となる。
【００１５】
【表１】 この除算回路をガロア体ＧＦ（ｑ）（ただし、ｑ＞２）
に拡大して一般化し、Ｘ4÷（ａＸ3＋ｂＸ2＋ｃＸ＋
１）なる多項式の除算を行う場合、図３（ｂ）に示すよ
うな回路構成となる。除数の最高次数係数は逆元をと
り、被除数と掛け合わされて商の係数となると同時に、
フィードバックされて、レジスタ３１３〜３１５へ蓄え
られた除数の係数と、乗算器３１７〜３１９を用いて掛
け合わされる。 次に、ＲＳ復号装置に用いられる従来
の除算回路の例を図４（ａ）に示す。同図において、４
０１〜４０８、４１１〜４１８は、それぞれクロックＣ
Ｋ１、ＣＫ２が更新タイミングとなるレジスタ群であ
り、演算開始時には、それぞれのレジスタ群の各レジス
タは、それぞれ被除数または除数の多項式の係数を１つ
づつ格納している。４３１、４３２、…は、ガロア体の
加算器、４４１、４４２、…、４４８はガロア体の乗算
器、４５１はガロア体の逆元を出力するＲＯＭ、４２
１、４２２、…４２８は３ウェイのスイッチ（セレク
タ）である。なお、図４において、ＣＫ１、ＣＫ２及び
ＱＥＮを除いて、信号線は全てバスを示し、ガロア体の
元をベクトル表示するのに要するビット幅を有するもの
とする。
に拡大して一般化し、Ｘ4÷（ａＸ3＋ｂＸ2＋ｃＸ＋
１）なる多項式の除算を行う場合、図３（ｂ）に示すよ
うな回路構成となる。除数の最高次数係数は逆元をと
り、被除数と掛け合わされて商の係数となると同時に、
フィードバックされて、レジスタ３１３〜３１５へ蓄え
られた除数の係数と、乗算器３１７〜３１９を用いて掛
け合わされる。 次に、ＲＳ復号装置に用いられる従来
の除算回路の例を図４（ａ）に示す。同図において、４
０１〜４０８、４１１〜４１８は、それぞれクロックＣ
Ｋ１、ＣＫ２が更新タイミングとなるレジスタ群であ
り、演算開始時には、それぞれのレジスタ群の各レジス
タは、それぞれ被除数または除数の多項式の係数を１つ
づつ格納している。４３１、４３２、…は、ガロア体の
加算器、４４１、４４２、…、４４８はガロア体の乗算
器、４５１はガロア体の逆元を出力するＲＯＭ、４２
１、４２２、…４２８は３ウェイのスイッチ（セレク
タ）である。なお、図４において、ＣＫ１、ＣＫ２及び
ＱＥＮを除いて、信号線は全てバスを示し、ガロア体の
元をベクトル表示するのに要するビット幅を有するもの
とする。
【００１６】次に、この従来の除算回路の動作を説明す
る。まずスイッチ４２１〜４２８でシンドロームＳ０、
Ｓ１、…Ｓ７を選択し、クロックＣＫ１を入力してレジ
スタ４０１〜４０８に除数となるシンドローム多項式Ｓ
（Ｘ）の係数を取り込む。
る。まずスイッチ４２１〜４２８でシンドロームＳ０、
Ｓ１、…Ｓ７を選択し、クロックＣＫ１を入力してレジ
スタ４０１〜４０８に除数となるシンドローム多項式Ｓ
（Ｘ）の係数を取り込む。
【００１７】次いでクロックＣＫ２を入力してレジスタ
４０１〜４０８の内容をレジスタ４１１〜４１８に移
す。これと同時にＳ０、Ｓ１、…Ｓ７から（０、０、
…、１）を供給し、クロックＣＫ１を入力してレジスタ
４０１〜４０８に被除数多項式Ｘ2tの係数を取り込む。
これにより、レジスタ４０１〜４０８には、被除数多項
式の係数が設定され、レジスタ４１１〜４１８には除数
多項式の係数が設定されたことになる。
４０１〜４０８の内容をレジスタ４１１〜４１８に移
す。これと同時にＳ０、Ｓ１、…Ｓ７から（０、０、
…、１）を供給し、クロックＣＫ１を入力してレジスタ
４０１〜４０８に被除数多項式Ｘ2tの係数を取り込む。
これにより、レジスタ４０１〜４０８には、被除数多項
式の係数が設定され、レジスタ４１１〜４１８には除数
多項式の係数が設定されたことになる。
【００１８】次いで、スイッチ４２１〜４２８は、それ
ぞれ中央の接点を選択し０または加算器の出力に接続さ
れるとともに、制御信号ＱＥＮが論理“１”となり、レ
ジスタ４１８に保持されたＳ７（除数の最高次数の係
数）の逆元が乗算器４４８に供給され、レジスタ４０８
の内容と乗算される。この乗算結果は商Ｑ（Ｘ）の係数
となるとともに、乗算器４４１、４４２、…、４４７に
より、それぞれ除数の係数と並列に掛け合わされる。乗
算器４４１〜４４７の乗算結果は、加算器４３１〜４３
７によりレジスタ４０１〜４０７の値に加えられ、クロ
ックＣＫ１によりそれぞれ次段のレジスタ４０２〜４０
８に取り込まれる。
ぞれ中央の接点を選択し０または加算器の出力に接続さ
れるとともに、制御信号ＱＥＮが論理“１”となり、レ
ジスタ４１８に保持されたＳ７（除数の最高次数の係
数）の逆元が乗算器４４８に供給され、レジスタ４０８
の内容と乗算される。この乗算結果は商Ｑ（Ｘ）の係数
となるとともに、乗算器４４１、４４２、…、４４７に
より、それぞれ除数の係数と並列に掛け合わされる。乗
算器４４１〜４４７の乗算結果は、加算器４３１〜４３
７によりレジスタ４０１〜４０７の値に加えられ、クロ
ックＣＫ１によりそれぞれ次段のレジスタ４０２〜４０
８に取り込まれる。
【００１９】ここで、ＲＳ復号に用いられる多項式であ
る除数の係数はガロア体であり、このガロア体の体生成
多項式の最高次数と等しいビット数で表現される。体生
成多項式の最高次数をｙとすると、上記乗算器は、それ
ぞれ“ｙビット×ｙビット”のガロア体の掛け算とな
り、回路規模が大きくなる。
る除数の係数はガロア体であり、このガロア体の体生成
多項式の最高次数と等しいビット数で表現される。体生
成多項式の最高次数をｙとすると、上記乗算器は、それ
ぞれ“ｙビット×ｙビット”のガロア体の掛け算とな
り、回路規模が大きくなる。
【００２０】また除算終了後、式（４）、（５）に示す
ように、剰余は除数となり除数は被除数となり、再び除
算を行うことになるが、この除算モード及び剰余と除数
との入れ替えモードの切り換えは、各係数段に用意され
たスイッチ４２１〜４２８を切り換えて行っていた。
ように、剰余は除数となり除数は被除数となり、再び除
算を行うことになるが、この除算モード及び剰余と除数
との入れ替えモードの切り換えは、各係数段に用意され
たスイッチ４２１〜４２８を切り換えて行っていた。
【００２１】例えばすべてのスイッチ４２１〜４２８に
対して、除算時には図４（ｂ）に示すような接続状態と
なり、通常の除算を行うが、入れ替え時には、図４
（ｃ）に示すような接続状態となり、剰余と除数との入
れ替えが行われる。
対して、除算時には図４（ｂ）に示すような接続状態と
なり、通常の除算を行うが、入れ替え時には、図４
（ｃ）に示すような接続状態となり、剰余と除数との入
れ替えが行われる。
【００２２】また、上記のような専用の除算回路を備え
ることなく、ディジタル・シグナル・プロセッサ（以
下、ＤＳＰと略す。）に設けた乗算器により除数の係数
と商の係数の乗算をシリアルに行うことも考えられる。
この場合には、除数、被除数、商、剰余等は、メモリに
格納され、１つの乗算毎にそれぞれ除数、剰余の記憶場
所にアクセスするためのポインタ制御が必要となる。
ることなく、ディジタル・シグナル・プロセッサ（以
下、ＤＳＰと略す。）に設けた乗算器により除数の係数
と商の係数の乗算をシリアルに行うことも考えられる。
この場合には、除数、被除数、商、剰余等は、メモリに
格納され、１つの乗算毎にそれぞれ除数、剰余の記憶場
所にアクセスするためのポインタ制御が必要となる。
【００２３】
【発明が解決しようとする課題】しかしながら、上記従
来のガロア体である多項式の除算回路は、除数のそれぞ
れの次数の係数と商の係数との乗算を並列に行っていた
ため、除数の次数分（２ｔ（ｔ：誤り訂正数））だけの
乗算回路を必要とし、除算回路の回路規模が大きくなる
という問題点があった。
来のガロア体である多項式の除算回路は、除数のそれぞ
れの次数の係数と商の係数との乗算を並列に行っていた
ため、除数の次数分（２ｔ（ｔ：誤り訂正数））だけの
乗算回路を必要とし、除算回路の回路規模が大きくなる
という問題点があった。
【００２４】例えば、ガロア体の体生成多項式をＸ8＋
Ｘ4＋Ｘ3＋Ｘ2＋１とし、誤り訂正数ｔ＝８の時、除数
の次数は１６となり、乗算器は１６必要となる。この場
合乗算器当たりのゲート数は約３００であるから、乗算
器の総ゲート数は約４８００ゲートとなる。
Ｘ4＋Ｘ3＋Ｘ2＋１とし、誤り訂正数ｔ＝８の時、除数
の次数は１６となり、乗算器は１６必要となる。この場
合乗算器当たりのゲート数は約３００であるから、乗算
器の総ゲート数は約４８００ゲートとなる。
【００２５】また、リード・ソロモン復号器に除算器を
用いる場合、ユークリッド法の漸化式を計算するために
除数と剰余との入れ替えが生じ、多数のセレクタを必要
とするという問題点があった。
用いる場合、ユークリッド法の漸化式を計算するために
除数と剰余との入れ替えが生じ、多数のセレクタを必要
とするという問題点があった。
【００２６】またＤＳＰに設けた乗算器により除数の係
数と商の係数の乗算をシリアルに行う場合には、１つの
乗算毎にそれぞれ除数、剰余の記憶場所にアクセスする
ためのポインタ制御のために数クロックを必要とし、高
速な除算を必要とするＲＳ復号には不適当であるという
問題点があった。
数と商の係数の乗算をシリアルに行う場合には、１つの
乗算毎にそれぞれ除数、剰余の記憶場所にアクセスする
ためのポインタ制御のために数クロックを必要とし、高
速な除算を必要とするＲＳ復号には不適当であるという
問題点があった。
【００２７】以上の問題点に鑑み、本発明の課題は、小
規模な回路構成により比較的高速なガロア体の除算回路
を実現することである。
規模な回路構成により比較的高速なガロア体の除算回路
を実現することである。
【００２８】
【課題を解決するための手段】上記課題を解決するた
め、本発明は次の構成を有する。すなわち請求項１記載
の発明は、それぞれガロア体の元を係数とする第１及び
第２多項式が与えられ、第１の多項式を除数とし、第２
の多項式を被除数として、商及びまたは剰余を求めるガ
ロア体の除算方法において、第１及び第２の多項式の係
数をそれぞれ第１及び第２のシフトレジスタの各段に格
納する第１過程と、第１のシフトレジスタの出力からガ
ロア体の逆元を発生する第２の過程と、第２のシフトレ
ジスタの出力と前記逆元とに乗算を施し、この乗算結果
を商の係数として保持する第３の過程と、第１及び第２
のシフトレジスタをシフトし、第１のシフトレジスタの
出力と前記保持された商の係数とに乗算を施し、この乗
算結果に第２のシフトレジスタの出力を加算し、この加
算結果を剰余として第２のシフトレジスタの入力に帰還
するとともに、第１のシフトレジスタの出力を第１のシ
フトレジスタの入力に帰還する第４の過程と、前記第４
の過程を前記商の係数とすべての除数の係数とが掛け合
わされるまで繰り返す第５の過程と、前記第２の過程か
ら前記第５の過程までを除数と被除数との次数の差を示
す数に１を加えた回数だけ繰り返す第６の過程と、を備
えることを要旨とするガロア体の除算方法である。
め、本発明は次の構成を有する。すなわち請求項１記載
の発明は、それぞれガロア体の元を係数とする第１及び
第２多項式が与えられ、第１の多項式を除数とし、第２
の多項式を被除数として、商及びまたは剰余を求めるガ
ロア体の除算方法において、第１及び第２の多項式の係
数をそれぞれ第１及び第２のシフトレジスタの各段に格
納する第１過程と、第１のシフトレジスタの出力からガ
ロア体の逆元を発生する第２の過程と、第２のシフトレ
ジスタの出力と前記逆元とに乗算を施し、この乗算結果
を商の係数として保持する第３の過程と、第１及び第２
のシフトレジスタをシフトし、第１のシフトレジスタの
出力と前記保持された商の係数とに乗算を施し、この乗
算結果に第２のシフトレジスタの出力を加算し、この加
算結果を剰余として第２のシフトレジスタの入力に帰還
するとともに、第１のシフトレジスタの出力を第１のシ
フトレジスタの入力に帰還する第４の過程と、前記第４
の過程を前記商の係数とすべての除数の係数とが掛け合
わされるまで繰り返す第５の過程と、前記第２の過程か
ら前記第５の過程までを除数と被除数との次数の差を示
す数に１を加えた回数だけ繰り返す第６の過程と、を備
えることを要旨とするガロア体の除算方法である。
【００２９】また請求項２記載の発明は、請求項１記載
のガロア体の除算方法において、前記第６の過程におけ
る前記最後の第５の過程において、第１及び第２のシフ
トレジスタの入力を互いに入れ換えることを要旨とす
る。
のガロア体の除算方法において、前記第６の過程におけ
る前記最後の第５の過程において、第１及び第２のシフ
トレジスタの入力を互いに入れ換えることを要旨とす
る。
【００３０】また請求項３記載の発明は、それぞれガロ
ア体の元を係数とする第１及び第２多項式が与えられ、
第１の多項式を除数とし、第２の多項式を被除数とし
て、商及びまたは剰余を求めるガロア体の除算装置にお
いて、第１の多項式の係数を各段毎に格納する第１のシ
フトレジスタと、第２の多項式の係数または剰余を各段
毎に格納する第２のシフトレジスタと、第１のシフトレ
ジスタの出力と被除数の係数または商の係数とを掛け合
わせるただ一つの乗算器と、を備えることを要旨とする
ガロア体の除算装置である。
ア体の元を係数とする第１及び第２多項式が与えられ、
第１の多項式を除数とし、第２の多項式を被除数とし
て、商及びまたは剰余を求めるガロア体の除算装置にお
いて、第１の多項式の係数を各段毎に格納する第１のシ
フトレジスタと、第２の多項式の係数または剰余を各段
毎に格納する第２のシフトレジスタと、第１のシフトレ
ジスタの出力と被除数の係数または商の係数とを掛け合
わせるただ一つの乗算器と、を備えることを要旨とする
ガロア体の除算装置である。
【００３１】また請求項４記載の発明は、それぞれガロ
ア体の元を係数とする第１及び第２多項式が与えられ、
第１の多項式を除数とし、第２の多項式を被除数とし
て、商及びまたは剰余を求めるガロア体の除算装置にお
いて、第１の多項式の係数を各段毎に格納する第１のシ
フトレジスタと、第２の多項式の係数または剰余を各段
毎に格納する第２のシフトレジスタと、第１のシフトレ
ジスタの出力に接続され、ガロア体の逆元を発生する逆
元発生手段と、第１のシフトレジスタの出力または前記
逆元発生手段の出力のいずれか一方を選択して出力する
第１の選択手段と、第１のシフトレジスタの出力を単位
時間遅延させる第１の遅延手段と、第２のシフトレジス
タの出力を単位時間遅延させる第２の遅延手段と、商の
係数を保持する保持手段と、第２の遅延手段の出力また
は前記保持手段の出力のいずれか一方を選択して出力す
る第２の選択手段と、第１の選択手段の出力と前記第２
の選択手段の出力とに乗算を施すただ一つの乗算器と、
前記乗算器の乗算結果を前記保持手段に格納する第１の
経路と、前記乗算器の乗算結果と第２のシフトレジスタ
の出力とに加算を施すただ一つの加算器と、前記加算器
の加算結果を剰余として第２のシフトレジスタに帰還す
る第２の経路と、第１の遅延手段の出力を第１のシフト
レジスタに帰還する第３の経路と、を備えることを要旨
とするガロア体の除算装置である。
ア体の元を係数とする第１及び第２多項式が与えられ、
第１の多項式を除数とし、第２の多項式を被除数とし
て、商及びまたは剰余を求めるガロア体の除算装置にお
いて、第１の多項式の係数を各段毎に格納する第１のシ
フトレジスタと、第２の多項式の係数または剰余を各段
毎に格納する第２のシフトレジスタと、第１のシフトレ
ジスタの出力に接続され、ガロア体の逆元を発生する逆
元発生手段と、第１のシフトレジスタの出力または前記
逆元発生手段の出力のいずれか一方を選択して出力する
第１の選択手段と、第１のシフトレジスタの出力を単位
時間遅延させる第１の遅延手段と、第２のシフトレジス
タの出力を単位時間遅延させる第２の遅延手段と、商の
係数を保持する保持手段と、第２の遅延手段の出力また
は前記保持手段の出力のいずれか一方を選択して出力す
る第２の選択手段と、第１の選択手段の出力と前記第２
の選択手段の出力とに乗算を施すただ一つの乗算器と、
前記乗算器の乗算結果を前記保持手段に格納する第１の
経路と、前記乗算器の乗算結果と第２のシフトレジスタ
の出力とに加算を施すただ一つの加算器と、前記加算器
の加算結果を剰余として第２のシフトレジスタに帰還す
る第２の経路と、第１の遅延手段の出力を第１のシフト
レジスタに帰還する第３の経路と、を備えることを要旨
とするガロア体の除算装置である。
【００３２】また請求項５記載の発明は、請求項４記載
のガロア体の除算装置において、前記第２及び第３の経
路を交差させて、前記加算器の加算結果を第１のシフト
レジスタに帰還し、前記第１の遅延手段の出力を前記第
２のシフトレジスタに帰還する切り換え手段をさらに備
えたことを要旨とする。
のガロア体の除算装置において、前記第２及び第３の経
路を交差させて、前記加算器の加算結果を第１のシフト
レジスタに帰還し、前記第１の遅延手段の出力を前記第
２のシフトレジスタに帰還する切り換え手段をさらに備
えたことを要旨とする。
【００３３】上記構成による本発明のガロア体の除算方
法及び除算装置によれば、ただ一つの乗算器を用いて、
被除数の係数と商の係数との乗算を、被除数の次数毎に
直列に行うことができるので、除算回路の回路規模を大
きく削減することができる。また本発明によれば、除
数、被除数または剰余をシフトレジスタに格納するよう
にしたので、演算の進行とともにシフトレジスタをシフ
トするだけで、演算に必要な数値を乗算器に供給すると
ともに演算結果を格納することができるので、高速なガ
ロア体の除算を行うことができる。
法及び除算装置によれば、ただ一つの乗算器を用いて、
被除数の係数と商の係数との乗算を、被除数の次数毎に
直列に行うことができるので、除算回路の回路規模を大
きく削減することができる。また本発明によれば、除
数、被除数または剰余をシフトレジスタに格納するよう
にしたので、演算の進行とともにシフトレジスタをシフ
トするだけで、演算に必要な数値を乗算器に供給すると
ともに演算結果を格納することができるので、高速なガ
ロア体の除算を行うことができる。
【００３４】
【発明の実施の形態】次に、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明に係るガロ
ア体の除算装置の実施の形態を示すブロック図である。
同図に示すように、ガロア体の除算装置は、シフトレジ
スタ１０１、１０３と、レジスタ１０５、１０７と、入
力されたガロア体の元の逆元を出力する逆元ＲＯＭ１０
９と、乗算器１１１と、加算器１１３と、レジスタ１１
５と、２ウェイセレクタ（スイッチ）１１７、１１９、
１２１、１２３、１２５、１２７及び１２９と、入力端
子１３１とからなる。
施の形態を詳細に説明する。図１は、本発明に係るガロ
ア体の除算装置の実施の形態を示すブロック図である。
同図に示すように、ガロア体の除算装置は、シフトレジ
スタ１０１、１０３と、レジスタ１０５、１０７と、入
力されたガロア体の元の逆元を出力する逆元ＲＯＭ１０
９と、乗算器１１１と、加算器１１３と、レジスタ１１
５と、２ウェイセレクタ（スイッチ）１１７、１１９、
１２１、１２３、１２５、１２７及び１２９と、入力端
子１３１とからなる。
【００３５】なお、シフトレジスタ１０１、１０３は、
それぞれガロア体の元を保持可能なレジスタが８個直列
に接続され、この元をシフト動作により順送り可能とし
たものであり、レジスタ１０５、１０７及びレジスタ１
１５もガロア体の元を保持することが可能なものであ
る。また、データ経路は、それぞれガロア体の元を伝送
可能なバスであり、これらのレジスタのビット数及びバ
スのビット数は、ガロア体をベクトル表現したときのビ
ット数に一致する。同様に乗算器１１１はガロア体の乗
算器であり、加算器１１３はガロア体の加算器である。
それぞれガロア体の元を保持可能なレジスタが８個直列
に接続され、この元をシフト動作により順送り可能とし
たものであり、レジスタ１０５、１０７及びレジスタ１
１５もガロア体の元を保持することが可能なものであ
る。また、データ経路は、それぞれガロア体の元を伝送
可能なバスであり、これらのレジスタのビット数及びバ
スのビット数は、ガロア体をベクトル表現したときのビ
ット数に一致する。同様に乗算器１１１はガロア体の乗
算器であり、加算器１１３はガロア体の加算器である。
【００３６】次に、図１のガロア体の除算装置の動作を
説明する。まず、入力端子１３１からは、最初の除数と
なるシンドローム多項式Ｓ（Ｘ）の各次数の係数が最高
次数から順に与えられ、下側に倒されたスイッチ１２９
を介してシフトレジスタ１０１に右詰で格納される。同
様に、最初の被除数となるＸ2tの係数（１、０、０…、
０）がシフトレジスタ１０３に右詰で格納される。この
格納が終わるとスイッチ１２９は上側に倒され、この状
態の時刻をＴ＝０とする。
説明する。まず、入力端子１３１からは、最初の除数と
なるシンドローム多項式Ｓ（Ｘ）の各次数の係数が最高
次数から順に与えられ、下側に倒されたスイッチ１２９
を介してシフトレジスタ１０１に右詰で格納される。同
様に、最初の被除数となるＸ2tの係数（１、０、０…、
０）がシフトレジスタ１０３に右詰で格納される。この
格納が終わるとスイッチ１２９は上側に倒され、この状
態の時刻をＴ＝０とする。
【００３７】次の時刻：Ｔ＝１では、シフトレジスタ１
０１から除数の最高次数係数が逆元ＲＯＭ１０９及びレ
ジスタ１０５へ入力され、同時にシフトレジスタ１０１
に格納された値は右へ一つシフトする。また、被除数の
最高次数係数は、レジスタ１０７に入力される。
０１から除数の最高次数係数が逆元ＲＯＭ１０９及びレ
ジスタ１０５へ入力され、同時にシフトレジスタ１０１
に格納された値は右へ一つシフトする。また、被除数の
最高次数係数は、レジスタ１０７に入力される。
【００３８】Ｔ＝２では、スイッチ１１７は上側へ倒さ
れ、スイッチ１１９は下側へ倒される。そして逆元ＲＯ
Ｍ１０９からの出力とレジスタ１０７からの出力が乗算
器１１１を用いて掛け合わされ、この乗算結果はレジス
タ１１５に保持される。
れ、スイッチ１１９は下側へ倒される。そして逆元ＲＯ
Ｍ１０９からの出力とレジスタ１０７からの出力が乗算
器１１１を用いて掛け合わされ、この乗算結果はレジス
タ１１５に保持される。
【００３９】Ｔ＝３では、スイッチ１１７は下側へ倒さ
れ、スイッチ１１９は上側へ倒される。そしてレジスタ
１１５に保持された値が商の最高次数係数として出力さ
れると同時に、このレジスタ１１５に保持された値と、
次なる除数の係数であるシフトレジスタ１０１の出力と
を乗算器１１１を用いて掛け合わせ、この乗算結果とシ
フトレジスタ１０３から出力される被除数係数とを、加
算器１１３を用いて足し合わせて剰余の中間結果を出力
する。
れ、スイッチ１１９は上側へ倒される。そしてレジスタ
１１５に保持された値が商の最高次数係数として出力さ
れると同時に、このレジスタ１１５に保持された値と、
次なる除数の係数であるシフトレジスタ１０１の出力と
を乗算器１１１を用いて掛け合わせ、この乗算結果とシ
フトレジスタ１０３から出力される被除数係数とを、加
算器１１３を用いて足し合わせて剰余の中間結果を出力
する。
【００４０】この剰余の中間結果はスイッチ１２１及び
１２５を介してシフトレジスタ１０３の入力へフィード
バックして格納される。これと同時に除数の係数もレジ
スタ１０５からスイッチ１２３、１２７、１２９を介し
てシフトレジスタ１０１へフィードバックして格納され
る。なお、シフトレジスタ１０１及び１０３に格納され
た値は、出力のたびに右へ一つシフトするとともに、最
も左の位置に新しい値が入力される。
１２５を介してシフトレジスタ１０３の入力へフィード
バックして格納される。これと同時に除数の係数もレジ
スタ１０５からスイッチ１２３、１２７、１２９を介し
てシフトレジスタ１０１へフィードバックして格納され
る。なお、シフトレジスタ１０１及び１０３に格納され
た値は、出力のたびに右へ一つシフトするとともに、最
も左の位置に新しい値が入力される。
【００４１】Ｔ＝４からも同様に、レジスタ１１５に保
持された値（商の最高次数係数）と、次なる除数の係数
であるシフトレジスタ１０１の出力とを乗算器１１１を
用いて掛け合わせ、この結果と、シフトレジスタ１０３
から出力される被除数の係数とを、加算器１１３を用い
て足し合わせて剰余の中間結果を出力する。
持された値（商の最高次数係数）と、次なる除数の係数
であるシフトレジスタ１０１の出力とを乗算器１１１を
用いて掛け合わせ、この結果と、シフトレジスタ１０３
から出力される被除数の係数とを、加算器１１３を用い
て足し合わせて剰余の中間結果を出力する。
【００４２】この剰余の中間結果は、シフトレジスタ１
０３の入力へフィードバックされて格納される。これと
同時に、除数の係数もシフトレジスタ１０１の入力へフ
ィードバックされて格納される。上記の動作は、レジス
タ１１５に保持された値（商の最高次数係数）とすべて
の除数係数とが掛け合わされるまで続けられる。ここま
でを１つの除算サイクルとする。この除算サイクルは、
従来技術における図４（ａ）の並列乗算器を用いた除算
動作の１クロックに相当する。
０３の入力へフィードバックされて格納される。これと
同時に、除数の係数もシフトレジスタ１０１の入力へフ
ィードバックされて格納される。上記の動作は、レジス
タ１１５に保持された値（商の最高次数係数）とすべて
の除数係数とが掛け合わされるまで続けられる。ここま
でを１つの除算サイクルとする。この除算サイクルは、
従来技術における図４（ａ）の並列乗算器を用いた除算
動作の１クロックに相当する。
【００４３】次なる除算サイクルのスタートでは、シフ
トレジスタ１０３には、上記Ｔ＝３の時にフィードバッ
クした剰余の中間結果の係数が被除数の係数として格納
されている。また、シフトレジスタ１０１には、フィー
ドバックされた除数の係数が一巡してＴ＝０の時と同様
な状態で格納されている。この状態をＴ′＝０とする。
トレジスタ１０３には、上記Ｔ＝３の時にフィードバッ
クした剰余の中間結果の係数が被除数の係数として格納
されている。また、シフトレジスタ１０１には、フィー
ドバックされた除数の係数が一巡してＴ＝０の時と同様
な状態で格納されている。この状態をＴ′＝０とする。
【００４４】次の時刻：Ｔ′＝１では、シフトレジスタ
１０１から除数の最高次数係数が逆元ＲＯＭ１０９へ入
力される。これと同時に、シフトレジスタ１０１に格納
された値は右へ一つシフトする。また、被除数の最高次
数係数はレジスタ１０７へ入力される。
１０１から除数の最高次数係数が逆元ＲＯＭ１０９へ入
力される。これと同時に、シフトレジスタ１０１に格納
された値は右へ一つシフトする。また、被除数の最高次
数係数はレジスタ１０７へ入力される。
【００４５】Ｔ′＝２では、逆元ＲＯＭ１０９の出力と
レジスタ１０７の出力とが乗算器１１１により掛け合わ
されて、この結果がレジスタ１１５に保持される。
レジスタ１０７の出力とが乗算器１１１により掛け合わ
されて、この結果がレジスタ１１５に保持される。
【００４６】Ｔ′＝３では、このレジスタ１１５に保持
された値が商の係数として出力されるとともに、この値
と次なる除数の係数であるシフトレジスタ１０１の出力
とが乗算器１１１により掛け合わされ、この乗算結果と
シフトレジスタ１０３から出力される被除数係数とが加
算器１１３により足し合わされて剰余の中間結果を出力
する。この剰余の中間結果は、フィードバックされてシ
フトレジスタ１０３に格納される。これと同時に除数の
係数もフィードバックされてシフトレジスタ１０１に格
納される。
された値が商の係数として出力されるとともに、この値
と次なる除数の係数であるシフトレジスタ１０１の出力
とが乗算器１１１により掛け合わされ、この乗算結果と
シフトレジスタ１０３から出力される被除数係数とが加
算器１１３により足し合わされて剰余の中間結果を出力
する。この剰余の中間結果は、フィードバックされてシ
フトレジスタ１０３に格納される。これと同時に除数の
係数もフィードバックされてシフトレジスタ１０１に格
納される。
【００４７】Ｔ′＝４以後も同様に、レジスタ１１５に
保持された値（商の係数）と、次なる除数の係数である
シフトレジスタ１０１の出力とを乗算器１１１を用いて
掛け合わせ、この乗算結果とシフトレジスタ１０３に格
納された被除数の係数とを加算器１１３を用いて足し合
わせて剰余の中間結果を出力する。
保持された値（商の係数）と、次なる除数の係数である
シフトレジスタ１０１の出力とを乗算器１１１を用いて
掛け合わせ、この乗算結果とシフトレジスタ１０３に格
納された被除数の係数とを加算器１１３を用いて足し合
わせて剰余の中間結果を出力する。
【００４８】この剰余の中間結果は、シフトレジスタ１
０３の入力へフィードバックされて格納される。これと
同時に、除数の係数もシフトレジスタ１０１の入力へフ
ィードバックされて格納される。上記の動作は、レジス
タ１１５に保持された値（商の係数）とすべての除数係
数とが掛け合わされるまで繰り返される。
０３の入力へフィードバックされて格納される。これと
同時に、除数の係数もシフトレジスタ１０１の入力へフ
ィードバックされて格納される。上記の動作は、レジス
タ１１５に保持された値（商の係数）とすべての除数係
数とが掛け合わされるまで繰り返される。
【００４９】上記の除算サイクルは、（除数と被除数の
次数の差）＋１の回数だけ行われて終了する。除算が終
了した時点では、被除数の係数に代わって剰余となる多
項式の係数がシフトレジスタ１０３に格納されている
が、これらは次の除算（すなわち式（４）から式（５）
へ進む過程）では除数として扱われるため、スイッチ１
２３、１２７、１２９の切り換えによりシフトレジスタ
１０１へ順次格納される。これと同時にシフトレジスタ
１０１に格納されていた除数の係数は、次の除算では被
除数として扱われるため、スイッチ１２１、１２５の切
り換えによりシフトレジスタ１０３へ格納される。
次数の差）＋１の回数だけ行われて終了する。除算が終
了した時点では、被除数の係数に代わって剰余となる多
項式の係数がシフトレジスタ１０３に格納されている
が、これらは次の除算（すなわち式（４）から式（５）
へ進む過程）では除数として扱われるため、スイッチ１
２３、１２７、１２９の切り換えによりシフトレジスタ
１０１へ順次格納される。これと同時にシフトレジスタ
１０１に格納されていた除数の係数は、次の除算では被
除数として扱われるため、スイッチ１２１、１２５の切
り換えによりシフトレジスタ１０３へ格納される。
【００５０】そして再び除数の最高次数係数は逆元を取
り、被除数の係数と掛け合わされて商の係数としてレジ
スタ１１５に保持され、この値と次なる除数の係数とが
掛け合わされたものと被除数係数とが足し合わされると
いう動作が繰り返される。
り、被除数の係数と掛け合わされて商の係数としてレジ
スタ１１５に保持され、この値と次なる除数の係数とが
掛け合わされたものと被除数係数とが足し合わされると
いう動作が繰り返される。
【００５１】このように本実施の形態によれば、ガロア
体の乗算器及び加算器をそれぞれただ一つと、除数を初
期値とするシフトレジスタと、被除数を初期値とするシ
フトレジスタとを備えることにより、クロック毎にガロ
ア体の乗算と加算が行えるので、小規模な回路構成で比
較的高速にガロア体の除算を実行することができる。ま
た、一つの除算終了後、ユークリッド法では、剰余の係
数と除数の係数とを入れ替えることになるが、この入れ
替えはそれぞれの係数を保持するシフトレジスタ１０
１、１０３に入力を交換するスイッチ１２１、１２３を
設け、このスイッチを切り換えてそれぞれのシフトレジ
スタをシフトさせることにより実現することができる。
体の乗算器及び加算器をそれぞれただ一つと、除数を初
期値とするシフトレジスタと、被除数を初期値とするシ
フトレジスタとを備えることにより、クロック毎にガロ
ア体の乗算と加算が行えるので、小規模な回路構成で比
較的高速にガロア体の除算を実行することができる。ま
た、一つの除算終了後、ユークリッド法では、剰余の係
数と除数の係数とを入れ替えることになるが、この入れ
替えはそれぞれの係数を保持するシフトレジスタ１０
１、１０３に入力を交換するスイッチ１２１、１２３を
設け、このスイッチを切り換えてそれぞれのシフトレジ
スタをシフトさせることにより実現することができる。
【００５２】さらに、スイッチ１２１、１２３を切り換
えるタイミングを早めて、最後の除算サイクルと並列に
シフトレジスタ１０１と１０３との入れ替えを行うと、
全体の処理時間を短縮することができる。
えるタイミングを早めて、最後の除算サイクルと並列に
シフトレジスタ１０１と１０３との入れ替えを行うと、
全体の処理時間を短縮することができる。
【００５３】
【発明の効果】以上説明したように本発明によれば、ガ
ロア体の除算において、ただ一つの乗算器を用いて、被
除数の係数と商の係数との乗算を、被除数の次数毎に直
列に行うことができるので、除算回路の回路規模を大き
く削減することができるという効果がある。
ロア体の除算において、ただ一つの乗算器を用いて、被
除数の係数と商の係数との乗算を、被除数の次数毎に直
列に行うことができるので、除算回路の回路規模を大き
く削減することができるという効果がある。
【図１】本発明に係るガロア体の除算装置の実施の形態
を示すブロック回路図である。
を示すブロック回路図である。
【図２】ユークリッド法を用いたＲＳ復号装置の全体構
成図である。
成図である。
【図３】（ａ）は、ＧＦ（２）上の除算回路の一例を示
す回路図であり、（ｂ）は、ＧＦ（ｑ）上に一般化した
除算回路の例を示す回路図である。
す回路図であり、（ｂ）は、ＧＦ（ｑ）上に一般化した
除算回路の例を示す回路図である。
【図４】（ａ）はＲＳ復号に用いられる従来の除算回路
の例を示すブロック回路図であり、（ｂ）は（ａ）にお
ける除算動作を説明する部分回路図であり、（ｃ）は
（ａ）における入れ替え動作を説明する部分回路図であ
る。
の例を示すブロック回路図であり、（ｂ）は（ａ）にお
ける除算動作を説明する部分回路図であり、（ｃ）は
（ａ）における入れ替え動作を説明する部分回路図であ
る。
１０１、１０３…シフトレジスタ、１０５、１０７…レ
ジスタ、１０９…逆元ＲＯＭ、１１１…乗算器、１１３
…加算器、１１５…レジスタ、１１７、１１９、１２
１、１２３、１２５、１２７、１２９…スイッチ、１３
１…入力端子。
ジスタ、１０９…逆元ＲＯＭ、１１１…乗算器、１１３
…加算器、１１５…レジスタ、１１７、１１９、１２
１、１２３、１２５、１２７、１２９…スイッチ、１３
１…入力端子。
Claims (5)
- 【請求項１】 それぞれガロア体の元を係数とする第１
及び第２多項式が与えられ、第１の多項式を除数とし、
第２の多項式を被除数として、商及びまたは剰余を求め
るガロア体の除算方法において、 第１及び第２の多項式の係数をそれぞれ第１及び第２の
シフトレジスタの各段に格納する第１過程と、 第１のシフトレジスタの出力からガロア体の逆元を発生
する第２の過程と、 第２のシフトレジスタの出力と前記逆元とに乗算を施
し、この乗算結果を商の係数として保持する第３の過程
と、 第１及び第２のシフトレジスタをシフトし、第１のシフ
トレジスタの出力と前記保持された商の係数とに乗算を
施し、この乗算結果に第２のシフトレジスタの出力を加
算し、この加算結果を剰余として第２のシフトレジスタ
の入力に帰還するとともに、第１のシフトレジスタの出
力を第１のシフトレジスタの入力に帰還する第４の過程
と、 前記第４の過程を前記商の係数とすべての除数の係数と
が掛け合わされるまで繰り返す第５の過程と、 前記第２の過程から前記第５の過程までを除数と被除数
との次数の差を示す数に１を加えた回数だけ繰り返す第
６の過程と、 を備えることを特徴とするガロア体の除算方法。 - 【請求項２】 前記第６の過程における前記最後の第５
の過程において、第１及び第２のシフトレジスタの入力
を互いに入れ換えることを特徴とする請求項１記載のガ
ロア体の除算方法。 - 【請求項３】 それぞれガロア体の元を係数とする第１
及び第２多項式が与えられ、第１の多項式を除数とし、
第２の多項式を被除数として、商及びまたは剰余を求め
るガロア体の除算装置において、 第１の多項式の係数を各段毎に格納する第１のシフトレ
ジスタと、 第２の多項式の係数または剰余を各段毎に格納する第２
のシフトレジスタと、 第１のシフトレジスタの出力と被除数の係数または商の
係数とを掛け合わせるただ一つの乗算器と、 を備えることを特徴とするガロア体の除算装置。 - 【請求項４】 それぞれガロア体の元を係数とする第１
及び第２多項式が与えられ、第１の多項式を除数とし、
第２の多項式を被除数として、商及びまたは剰余を求め
るガロア体の除算装置において、 第１の多項式の係数を各段毎に格納する第１のシフトレ
ジスタと、 第２の多項式の係数または剰余を各段毎に格納する第２
のシフトレジスタと、 第１のシフトレジスタの出力に接続され、ガロア体の逆
元を発生する逆元発生手段と、 第１のシフトレジスタの出力または前記逆元発生手段の
出力のいずれか一方を選択して出力する第１の選択手段
と、 第１のシフトレジスタの出力を単位時間遅延させる第１
の遅延手段と、 第２のシフトレジスタの出力を単位時間遅延させる第２
の遅延手段と、 商の係数を保持する保持手段と、 第２の遅延手段の出力または前記保持手段の出力のいず
れか一方を選択して出力する第２の選択手段と、 第１の選択手段の出力と前記第２の選択手段の出力とに
乗算を施すただ一つの乗算器と、 前記乗算器の乗算結果を前記保持手段に格納する第１の
経路と、 前記乗算器の乗算結果と第２のシフトレジスタの出力と
に加算を施すただ一つの加算器と、 前記加算器の加算結果を剰余として第２のシフトレジス
タに帰還する第２の経路と、 第１の遅延手段の出力を第１のシフトレジスタに帰還す
る第３の経路と、 を備えることを特徴とするガロア体の除算装置。 - 【請求項５】 前記第２及び第３の経路を交差させて、
前記加算器の加算結果を第１のシフトレジスタに帰還
し、前記第１の遅延手段の出力を前記第２のシフトレジ
スタに帰還する切り換え手段をさらに備えたことを特徴
とする請求項４記載のガロア体の除算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11784196A JP3614978B2 (ja) | 1996-05-13 | 1996-05-13 | ガロア体の除算方法および除算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11784196A JP3614978B2 (ja) | 1996-05-13 | 1996-05-13 | ガロア体の除算方法および除算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09305572A true JPH09305572A (ja) | 1997-11-28 |
| JP3614978B2 JP3614978B2 (ja) | 2005-01-26 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11784196A Expired - Lifetime JP3614978B2 (ja) | 1996-05-13 | 1996-05-13 | ガロア体の除算方法および除算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3614978B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001188468A (ja) * | 1999-12-27 | 2001-07-10 | Toyo Commun Equip Co Ltd | ガロア体上の元の除算演算方法および除算演算回路 |
| US6467063B1 (en) | 1998-06-02 | 2002-10-15 | Matsushita Electric Industrial Co., Ltd. | Reed Solomon coding apparatus and Reed Solomon coding method |
| JP2007501965A (ja) * | 2003-05-16 | 2007-02-01 | アナログ デバイシーズ インク | 複合ガロア体エンジンおよびガロア体除算器および平方根エンジンおよび方法 |
| JP2009171347A (ja) * | 2008-01-17 | 2009-07-30 | Hitachi Communication Technologies Ltd | 演算ユニット、エラー訂正復号回路及び誤り位置多項式の演算方法 |
| JP2010217921A (ja) * | 2010-06-21 | 2010-09-30 | Toyo Networks & System Integration Co Ltd | ガロア体上の元の除算演算回路 |
| JP2010217922A (ja) * | 2010-06-21 | 2010-09-30 | Toyo Networks & System Integration Co Ltd | ガロア体上の元の除算演算回路 |
-
1996
- 1996-05-13 JP JP11784196A patent/JP3614978B2/ja not_active Expired - Lifetime
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| JP2010102352A (ja) * | 2003-05-16 | 2010-05-06 | Analog Devices Inc | 複合ガロア体エンジンおよびガロア体除算器および平方根エンジンおよび方法 |
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| JP2009171347A (ja) * | 2008-01-17 | 2009-07-30 | Hitachi Communication Technologies Ltd | 演算ユニット、エラー訂正復号回路及び誤り位置多項式の演算方法 |
| JP2010217921A (ja) * | 2010-06-21 | 2010-09-30 | Toyo Networks & System Integration Co Ltd | ガロア体上の元の除算演算回路 |
| JP2010217922A (ja) * | 2010-06-21 | 2010-09-30 | Toyo Networks & System Integration Co Ltd | ガロア体上の元の除算演算回路 |
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| Publication number | Publication date |
|---|---|
| JP3614978B2 (ja) | 2005-01-26 |
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