JPH03156531A - 除算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデータ処理装置における除算装置に係り、特に
商の精度を保証するとともに高速な除算装置に関する。

（従来の技術） 従来、この種除算装置は特開昭６０−１４２７３８号に
記載されている除算装置がある。

第７図は上記従来の除算装置のブロックを示すものであ
る。第７図において、１１１は制御回路、１１２は被除
数レジスタ、＋１３は除数レジスタ、１１４は正規化回
路、１１５は被乗数選択回路およびレジスタ、１１６は
乗数選択回路、１１７はテーブル情報格納ユニット、＋
１８は内挿近似回路、１１９は乗算器、１２０はハーフ
キャリレジスタ、１２１はハーフサムレジスタ、＋２２
は加算器、＋２３は乗算結果レジスタ、＋２４は部分商
補正回路、＋２５は部分商マージ回路、１２６は除算結
果レジスタである。

次に上記従来例において、 Ｑｉ；　　第１番目の部分商 り、；　正規化された除数 ＭＡＤ、の近似逆数 Ｒ６；　　第１番目の部分剰余 Ｎｉ　　；　　Ｒ，−、とＭの積よりＱ＋を引いた数と
すると、部分商を求める反復計算でＱ＋−＋は、乗算結
果レジスタ＋２３から乗数選択回路＋１６に送出され、
一方、Ｎｌ−＋は乗算結果レジスタ＋２３から乗算器１
１９に送出されているものである。

（発明が解決しようとする課題） しかしながら、上記従来の除算装置は、除算の実行性能
の点で改善の余地がある。また、部分商補正回路１２４
では加算器に加えて減算器も必要としており回路構成が
複雑である。

本発明はこのような従来の問題点を解決するものであり
、除算の実行性能の向上を図ることと、部分商補正にお
いて減算器の必要の原因となっている部分商の符号を正
・負から、正のみとすることによって減算器を不要とす
ることを目的とするものである。

（課題を解決するための手段） 本発明は上記目的を達成するために、除数り。

の近似逆数Ｍを格納するテーブル情報格納手段に、真の
逆数よりも小さい数を格納するとともに、部分商を求め
る反復計算において、部分和１部分桁上げの形で、Ｑ＋
−＋を倍数発生手段にＮｉ−、を樹木（トリー）状桁上
げ保留加算手段に入力する手段を設けたものである。

（作　用） したがって、本発明によれば、従来商の補正で減算器を
必要としていたのが不要となり、また除算の反復計算を
部分桁上げ、部分和の形で実行することができる。

（実施例） 具体的な除算装置の実施例を説明するに先だって、本発
明の要点について説明する。

部分商を正とするには、以下に示す除算方式を用いると
よい。

数の表現として、指数部を持たない固定小数点表示をと
るにしろ、指数部を持つ浮動小数点表示をとるにしろ、
Ｐ進数の除算を考える場合、まず除数、被除数を（１）
、　（２）式で表現できるように正規化を行い、正規化
後の除数をり６、被除数をＮ。

とじて中間的な商を求める。

このときＱは、（３）式の範囲、すなわち、正規化され
た形かまたは１桁下位桁あふれした形で求まる。

Ｐ−’　＜　Ｑ　＜　Ｐ ・・・・・・（３） 中間的な商を求めた後、固定小数点表示では正規化に要
した除数の桁送り数から、同じく被除数の桁送り数を引
いた差（左への桁送りを正と考える）が正の場合、Ｑを
左に差の桁数だけ桁送りし、負の場合Ｑを右に差の桁数
だけ桁送りして最終的な商を求めることができる。

一方、浮動小数点表示では、被除数の指数部から除数の
指数部を引いた差に、固定小数点部の正規化に要した除
数の桁送り数から同じく被除数の桁送り数を引いた差を
加えて除算結果の指数部とし、更に中間的な商が下位桁
あふれした形のときは指数部から１を引き、固定小数点
部を正規化した形にして最終的な商を求めることができ
る。

商の符号については、除数、被除数の符号から代数的に
決まるので必要ならば除数、被除数の絶対値をとり、正
規化した形で中間的な商を求め、最終的に商が負の場合
、中間的な商を所望の表現に変えるものとする。

以上の前提により、以下では除数、被除数を絶対値化、
正規化した（＋）、　（２）式の形で考える。先ず、記
号の説明しておく。

Ｍ、Ｄ、の近似逆数 Ｑｉ；　　第１番目の部分商 Ｒ６；　　第１番目の部分剰余。

ただし、Ｒ，＝Ｎｉとする。

Ｎｉ、Ｒ，−、とＭの積よりＱｉを引いた数Ａ　　；　
　ＱｉＴ　Ｎｌより、第１番目の部分剰余Ｒ６のＭ倍で
あるＱｉ＋＋十Ｎｌ＊＋を求めるとき、Ｑｉに掛けられ
る被乗数 α＋ｌ　；　部分商の桁数９番号が隣り合う部分商の間
では１桁重複している Ｑ　；　正確な商を表わし、被除数が除数で割り切れな
い場合には循環小数とな り桁数が無限になる ＱＬＡＳＴ；　最後である第し□１番目の部分商Ｑ”　
　；　　ＱからＱＬＡ□の最下位の桁以上を取り出した
数 Ｘ　；　ＱＬＡＳＴの最下位の桁で大きさが１の数 Ｙ　；　ＱＬＡ、Ｔ＋ｘを部分商として、Ｙ倍された部
分剰余ＲＬ□、すなわち ＱＬＡＳＴ＋＋　＋ＮＬＡｉ？＋＋を求めたとき、Ｑ　
Ｌ　Ａ　Ｓ　Ｔ　＊　＋の最上位桁でありＸと同位にあ
る。

部分商が（α＋１）桁確定するための十分条件として、
Ｍについて（４）式を満足するように選ぶものとする。

１−Ｐ”“０”’＜Ｄ、ＸＭ＜１　　・・・・・・（４
）反復計算に入る前に（５）、　（６）式で示される計
算を行う。

Ａ＝　１−Ｄ、ＸＭ　　　　　　・・・・・・（５）Ｑ
ｉ＋Ｎｉ＝ＮｉＸＭ　　　　・・・・・・（６）反復計
算では（７）式で示される計算を行う。

Ｑ１＋Ｎｔ＝Ａ×Ｑｉ−＋−＋＋Ｎｔ−＋（２くｉくＬ
ｘｇ？）　　−・−・（７）最後に、ＱＬ　Ａ　Ｍ　ｔ
　＊　＋以降からＱ８への寄与の有無を調べるために（
８）式で示される計算を行い、（９）式よりＱ６を求め
る。

ＱＬＡＩＴｌ　＋　ＮＬａ１ｙ＊　、＝　Ａ　Ｘ　（Ｑ
ＬＡＩＴ　＋Ｘ　）　＋　ＮＬｈｉｖ　−（８）Ｑ”＝
Ｑｉ　＋Ｑｉ＋・・・・・・＋ＱＬＡＳＴ＋Ｙ　　　・
・・・・・（９）以上により、商を求めることができる
ことを、以下の事柄（Ａ）〜（Ｃ）を証明することによ
り示す。

事柄（Ａ）：任意ｉ＞２に対してＡを使用でき、（７）
式より求めた数は、第ｉ−１番目の部分剰余Ｒ１−＋に
除数の近似逆数Ｍ を掛けた数になっている。

事柄（Ｂ）　：　Ｑｉは正であり、（α−１）〜（α＋
１）桁になり、正確な商ＱとＰ−″以上の 位で比較すると等しいか、Ｐ−“たけ 小さい。すなわち、 Ｐ−”＜Ｑｉ＜Ｐ　　　　　　　　　　　　・・・・・
・（１０）事柄（Ｃ）： Ｑ　ｒ　（ｔ≧２）は正または零であり、商として、ｐ
−（１−’）ＩＸ〜ｐ−１“の位の（α＋１）桁求まり
、Ｑｉに対応する位で正確な商Ｑと比較したとき、等し いかｐ　−１１１だけ小さい。すなわち、０＜　Ｑ　１
　＋　Ｎ　、　（ｐ　−（＋−１１″９゛　　　　　・
・・・・・（１２）ｉ＝２に対して Ｑｉ十Ｎｉ＝Ｒ，ＸＭ ＝（Ｎｉ−Ｄ、ｘＱｉ）ｘＭ ＝ＮｉｘＭ−Ｄ、ｘＱｉｘＭ ＝Ｑｉ＋Ｎｉ−Ｄ、ｘＱｉｘＭ ＝（１−Ｄ、ｘＭ）×Ｑｉ−、＋Ｎ。

＝Ａ×Ｑｉ−、＋Ｎ。

となり、事柄（Ａ）は成立する。

ｉ＝ｋに対して事柄（Ａ）が成立し、 Ｑｉ＋Ｎｉ＝Ｒ，，ＸＭ ＝ＡｘＱｋ−、＋Ｎｉ− と仮定すると Ｑｂ＊１＋Ｎｈ＊、＝Ｒｈ　ＸＭ ＝（Ｒ，、−Ｄ、×Ｑｉ−ｋ）ＸＭ ＝　（＋−Ｄ、Ｘ　Ｑｉ）Ｘ　Ｍ ＝Ｑｉ＋Ｎｋ−Ｄ、×Ｑｉ−、ＸＭ ＝（１−Ｄ、ＸＭ）×Ｑｉ−ｈ＋Ｎｈ ＝Ａ×Ｑｉ−、＋Ｎｋ となり、ｉ＝に＋１のときも事柄（Ａ）は成立する。

ｉ＝２について先に証明済みであるから、数学的帰納法
により、ｉ〉２の任意のｉについて、（Ａ）は成立する
。

一襄ｌ■１］ｌｌＬ史 （４）式の辺々に正確な商Ｑを掛けると事柄 Ｑ　　Ｑ　ｘ　ｐ　−（Ｃ１０す＜Ｑｉ＋Ｎｉ＝ＮｉＸ
Ｍ＜Ｑ（３）式　Ｐ″”＜Ｑ＜Ｐと（１４）式よりＰ−
”＜Ｑｉ＜Ｐ　　が成立する。

・・・・・・（１４） ＯＡＲ，ＸＭ＝Ｑｉ＋Ｎｉ＝（１−Ｄ、ＸＭ）×Ｑｉ−
、　ＸＮｉ＜Ｐ−”・・・・・・（１５） １　　　　　　Ｄ また（４）式により、０く−ムλ−＜１−　Ｐ二　　く
２Ｄ。

であるから（１５）式の不等式の外側の項に２Ｄ、を、
内側の項に■を掛は次式を得る。

０（Ｒ，＝−ｑｉ１５−（２Ｄ、ｘＰ−“＝Ｄ、ＸＰ−
”Ｘ２ｉ＝２について（１５）式より ０＜ＱｉＸＮｉ（Ｐ−”（ｐ−”φ１ を得るので（１２）式が成立する。

０（Ｒ，ｘＭ＝（１−Ｄ、ｘＭ）ｘＱｉ＋Ｎｉ（Ｐ””
’ｘＰ−”＋Ｎｉ（１”ｌ”’）＋Ｐ−”＝Ｐ−”（１
＋Ｐ−”）内側の項に■を掛けることにより ０≦Ｒ１＝」石」」−＜ｏ、ｘｐ−・・Ｘ　１＋Ｐ−”
Ｍ　　　　　　　　　　１−Ｐ町酊■ ＜Ｄ、×Ｐ−”６×２ ・・・・・・（１６） ｊ」■にυ１ｍ更 となり、ｉ＝２のとき、（１３）式は成立する。

ｉ＝ｋに対して ０＝魁十ＮｋくＰ−（ＩＩ−１ａ４′ ・・・・・・（１７） ０＜Ｒｋ＝□＜Ｄ、　Ｘ　Ｐ−”Ｘ　２・・・・・・（
１８） が成立すると仮定すると、 ０＜Ｑｋ、、＋Ｎｋ、、＝（１−Ｄ、ｘＭ）ｘＱｋ＋Ｎ
ｉ（Ｐ”。″）×Ｐ′″（ｋ−１１“０”＋ｐ−ｋ１ｍ
＝ｐ−ｋ“（１＋Ｐ−”）＜Ｐ−’“ となり、ｉ＝に＋１のときも（１２）式は成立する。

Ｒｋ＋、ｘＭ＝Ｑｋや＋　＋Ｎｋ＊５ ＝（１−Ｄ、ｘＭ）ｘＱｉ、、＋Ｎｉ、。

＜Ｐ−（“６　＋　）　ｘ　Ｐ　−ｋ（ｗ＊“＋ｐ−（
ｋｆ１＋１α＝ｐ−（ｋ＊＋　１“（１＋Ｐ−’） 側の項に■を掛けることにより、 １＋Ｐ”’ Ｑ　（Ｒ１１＋、　＝％土！Ｄ、　Ｘ　Ｐ−Ｌｋ”　”
Ｘ７（Ｄ、　ｘ　Ｐ””　”ｘ　２ ・・・・・・（１９） となり、ｉ＝に＋１のときも（１３）式は成立する。

以上により、ｉ＝２に対して（１２）、　（１３）式が
成立することは証明済みがあるから、数学的帰納により
、ｉ≧２の任意の１について、（＋２）、　（＋３）式
は成立する。

事柄（Ｃ）より、（６）、　（７）式から求まる部分商
の加算結果を真の商ＱとＱＬＡＳＴの最下位の桁以上で
比較したとき、ｐ−ＬＡＳ？Ｘ（１だけ小さい可能性が
あることがわかる。このことは、ｐ−ＬＡＳＹｗ“が、
Ｄ。

ＸＭ倍されてＮ　Ｌ　Ａ　Ｓ　？に隠されていると解釈
できるノテ、ＱＬＡｓｔ”ｒニー　ｐ−’ＡＩ？Ｘ（’
ヲ加工、Ｎ　Ｌ　Ａ　Ｓ　Ｔからｐ’ＬＡｉ？°“を引
いて、剰余−ヒエｍ−を求めることにすれば（２０）式
を得る。

一＝ＱＬＡ８．。、＋ＮＬＡｓｙ＊＋ ＝ＡＸ（ＱＬＡｓ、４−ｐ−ｔ、Ａｓ？ｘ“）＋（ＮＬ
＊ｎ　　Ｐ−−５ｒ−ａ）　　・−＜２０）ＱＬＡ、、
に＋Ｐ−ＬＡｓ？″′ノ補正カ必要ナトキハ、（２０）
式が正または零になり、補正が必要でないときは（２０
）式は負となる。（８）式ではＮ　Ｌ　Ａ　ｆ　？から
ｐ−Ｌ、ＡＭｔＪ＋ａを引く代わりに、ＱＬＡＳＴに対
する補正の有無の判定の境界を零からｐ　−Ｌ　Ａ　＊
　Ｔ　’“に変えることにより、（９）式を使用すれば
、真の商ＱとＰ′″Ｌ“１ｘ″の桁以上で比較したとき
一致する商が得られるようになる。

次に本発明を具体的な実施例について以下に説明する。

第１図は本発明の第１の実施例における除算装置のブロ
ック図を示すものである。第１図において、＋１は除算
装置全体の制御を司どる制御回路、１２は被除数レジス
タ、１３は除数レジスタ、１４はテーブル情報格納ユニ
ット、１５は被乗数選択回路およびレジスタ、１６は乗
数選択回路Ａ、１７は乗数選択回路Ｂ、１８は倍数発生
回路Ａ％１９は倍数発生回路Ｂ、　２０．２１．２２は
選択回路（ＳＥＬ）Ａ、Ｂ、Ｃ（以下、５ＥＬＡ、５Ｅ
ＬＢ、５ＥＬＣという）、２３は樹木状桁上げ保留加算
器Ａ、２４は樹木状桁上げ保留加算器Ｂ、２５．２６は
桁上げ保留加算器、２７は部分桁上げレジスタ、２８は
部分和レジスタ、２９は桁上げ伝播加算器Ａ、３０ない
し３４はＱｉレジスタないしＱｉレジスタ、３５は桁上
げ伝播加算器Ｂ、３６は除算結果レジスタである。

次に上記実施例の動作について説明する。上記実施例に
おいて、除算は次の順序で行われる。除数レジスタ１３
にセットされた正規化済みの除数Ｄ■の上位ビットによ
り、テーブル情報格納ユニット１４から近似逆数Ｍを読
み出す。テーブル情報格納ユニット１４に対する格納情
報の取り方の一例を以下に示す。

（１）式で表示された２進数の除数に対し、より、近似
逆数Ｍを次のように求める。

Ｍ＝２−’＋ΣＭ、・２′″に＋（１−Ｄ、、、、）・
２−“°　・・・（２２）なお、（２２）式の第１項は
固定であり、また第３項はＤ　＠　ｌ　１６を乗数の最
下位ビットとして付加すればよいから、テーブルに格納
するのはＭ、からＭｌ。

までの１５ビツトでよい。

（２１）、　（２２）式により求まる近似逆数の精度に
ついては（２３）式を満足している。

０、ＦＦ８０８Ｆ８＜Ｄ、ＸＭ（１（１６進数表示）・
・・・・・（２３）Ｄ、ＸＭの値の値は計算機を用いて
確認したが、確認方法の概要を以下に示す。

では定数であり、ｌくり、＜２では、第２図に示すよう
に、２″’　＝　１６３８４個の長さ２−“の線分の階
段関数となる。一方、Ｄ、ＸＭのフラグは第３図に示す
ように１６３８４個の線分が鋸の歯の形をしている。よ
って、 Ｄ、ＸＭの下限（最小値でもある）： １６３８４個の線分左端の最小値 り、ＸＭの上限：　１６３８４個の線分の右端の最大値
となる。

テーブル情報格納ユニット１４より読み出された逆数は
、２−’ｌ　Ｄ＠１１４を付加されて、乗数選択回路Ａ
１．より第１回目は−Ｍを出力し、被乗数選択回路およ
びレジスタ１５にセットされた除数Ｄ■と（５）式のり
、ｘ（−Ｍ）の乗算を、倍数発生回路Ａ１８、樹木状桁
上げ保留加算器Ａ２３、桁上げ保留加算器２５、２６、
部分桁上げレジスタ２７、部分和レジスタ２８、桁上げ
伝播加算器Ａ２９により実行する。

Ｄ、　ｘ　（−Ｍ）の部分桁上げ、部分和が部分桁上げ
レジスタ２７及び部分和レジスタ２８にセットされると
同時に、被乗数選択回路１５には、被除数レジスタ３２
の出力する正規化済みの被除数Ｎｉがセットされるとと
もに、乗数選択回路Ａ１６は近似逆数Ｍを選択する。（
６）式のＮｉＸＭの乗算は、Ｄ、×（−Ｍ）と同様にし
て実行され、ＮｉＸＭの部分桁上げ、部分和が、部分桁
上げレジスタ２７及び部分和レジスタ２８にセットされ
ると同時にり、ｘ（−Ｍ）の積が、２６以上の桁上を零
として（Ｄ、Ｘ（−Ｍ）Ｘｌを加算することと等価であ
る）被乗数選択回路およびレジスタ１５にセットされる
。Ｄ、ｘ（−Ｍ）。

ＮｉＸＭの計算では、乗数選択回路Ｂ１７と選択回路で
ある５ＥＬＣ２２は零を出力し、この結果、樹木状桁上
げ保留加算器Ｂ２４の出力は、部分桁上げ、部分和とも
に零となり、５ＥＬＡ２０，５ＥＬＢ２１は倍数発生回
路ＡＩ８の出力を選択する。

以下、（７）式で示す反復計算をＱ＋−＋ｅＮｌ−＋を
部分桁上げ、部分和の形のままで次のように実行する。

Ｑ＋−１の部分桁上げ及び部分和は、部分桁上げレジス
タ２７２部分和レジスタ２８から乗数選択回路Ａ１６と
乗数選択回路Ｂ１７により選択されるとともに、Ｎｉ−
８の部分桁上げ及び部分和は、部分桁上げレジスタ２７
１部分和レジスタ２８から５ＥＬＡ２０゜５ＥＬＣ２２
により選択される。部分桁上げ９部分和を加算したとき
のＮｌ−＋からＱｉ−への桁上げは、桁上げ伝播加算器
Ａ２９に含まれている先見桁上げ回路により求められ、
当該桁上げがある場合にはＳ　Ｅ　Ｌ　Ｂ２１により、
本来発生すべきＡの倍数に加えて、上位にＮｌ　−＋を
部分桁上げ９部分和として加算し過ぎになっているＮｉ
−、からＱ　ｉ　−＋への桁上げを相殺する負の数を埋
め込み出力する。

桁上げ伝播加算器Ａ２９の出力する部分商は、順次Ｑｉ
レジスタ３０からＱｉレジスタ３４までセットされ、最
後に（８）式の計算を、（７）式の計算と異なる点は乗
数選択回路Ａ１６によりＱＬＡＳＴの部分桁上げの末尾
に１を付加して実行した後、桁上げ伝播加算器Ｂ３５に
よる（９）式の加算を行い、求まる商Ｑ１を除算結果レ
ジスタ３６にセットする。桁上げ伝播加算器Ｂ３５によ
る加算は通常の２数の加算とは異なり、αビットをグル
ープ単位として、各部分商の最上位ビットをグループキ
ャリ、残りのビットを２数のビット対応の加算結果、Ｍ
を初期桁上げとして加えるだけでよい。その理由は、事
柄（Ｃ）により各部分商は最下位の桁で１だけ小さい可
能性があり、２小さいことはあり得ないので、各部分商
の最上位ビットｌの場合は更に下位の部分がら２重に桁
上がりしてくることはない。

以上の計算が数としてどのように処理されているかを第
４図及び第５図に示している。第４図及び第５図におい
て、乗数の最下位ビットとして乗数選択回路Ａ１６が零
と異なる値を出力した場合には、倍数発生回路Ａ］８で
は、乗数の最下位ビットより１つ位の大きいビットに１
を加えたのと等価な倍数を発生させている。また、第４
図及び第５図ではＱｉとじて１３ビツト分を括弧で囲ん
でいるが、部分桁上げと部分和を加算した後では事柄（
Ｂ）、事柄（Ｃ）での（α＋１）桁である！２ビットに
なる。Ｑｉが部分桁上げ９部分和の２数に分かれている
ときには、２数とも正または零の場合には１３ビツトの
うちの最上位ビットは零となるが、部分桁上げ１部分和
の一方の数が負の場合には、負の数の最上位ビットはｌ
となり最上位ビットは符号ビットになっている。

以下、除数Ｄ　Ｉ　＋被除数Ｎｉを り、　＝　　１．２３４５６８０００００００　（１６
進表示）Ｎｉ　＝　　１．２３４５６７８９ＡＢＣＤＥ
　（１６進表示）として除算の具体例を説明する。

（ｉ）Ｄ、の２−°°以上のビットは １．２３４０　（１６進表示）＝　１．００１０００１
１０１０００　（２進表示）であり、 ＝Ｏ，ＥＯＩｌｌ　（＋６進表示） であるから、ＭはＤ＠１１４＝１も考慮して次の値とな
る（以下、特に注意書きしない限り１６進表示とする。

また、部分桁上げ９部分和数値を書くのは徒らに複雑さ
を増すだけであり商の値自体に対しては本質的ではない
ので省略する。） −Ｍ＝・・・・・・ＦＦ、　　ＩＦＯ３（ｉｉ）Ａ＝　
１　＋Ｄ、Ｘ（−Ｍ） ＝　０．０００３６９６８３８ （ｉｉｉ）Ｑｉ＋Ｎｉ＝ＮｉＸＭ ＝　Ｏ、ＦＦＦＣ９６２ＦＣ９６２ＥＥ７６６Ｑｉ＝Ｏ
，ＦＦＥ Ｎｉ　＝　０．００１Ｃ９６２ＦＣ９６２ＥＥ７６６（
ｉｖ）２’″−（Ｑｉ十Ｎｉ）＝２”　・（ＡｘＱｉ＋
Ｎｉ）＝　Ｏ、ＦＦＦ９５６Ａ２ＤＦ７３Ｂ３２１１・
Ｑｉ＝Ｏ，ＦＦＥ ２１・Ｎｉ＝　０，００１９５６Ａ２ＤＦ７３Ｂ３（■
）２°”・（Ｑｉ＋Ｎｉ）＝２”　・（Ａ×Ｑｉ−、＋
Ｎｉ）＝　Ｏ、Ｅ５ＦＣＥＦ５３６５９８２″″・Ｑｉ
＝Ｏ，Ｅ５Ｅ ２１・Ｎｉ　＝　０，００１ＣＥＦ５３６５９８（ｖｉ
）２”　・（Ｑ４＋Ｎｉ）＝２°”　−（Ａ×Ｑｉ−、
＋Ｎｉ）＝　０　、ＦＦＦＣＣＥＤ７０８ ２１・Ｑｉ＝Ｏ，ＦＦＥ ２１・Ｎ　４＝　０．００１ＣＣＥＤ７０８（ｖｉｉ）
　　２°’−（Ｑｉ＋Ｎｉ）＝２”−（Ａ×Ｑｉ−、＋
Ｎ４）＝　１．０１ＢＥ９０９７Ｃ８ ２４′・Ｑｉ　＝　１．０ＩＡ ２４４・Ｎｉ　＝　０．００１Ｅ９０９７Ｃ８（ｖｎ＋
）　２°−（Ｑｉ＋Ｎｉ）＝２’°・（Ａ　Ｘ　（Ｑｉ
＋　２−”）十Ｎｉ））：　１．０ＦＦＦＣ３Ｂ３１ Ｑ”＝　Ｏ，ＦＦＥ＋　Ｏ，ＦＦＥｘ　２−”　十〇、
Ｅ５Ｅｘ　２−”“十〇、ＦＦＥＸ　２−”＋１．０Ｉ
ＡＸ　２−”＋２−”＝　Ｏ、ＦＦＦＦＦＦ９８０００
０　ＩＣ間倍された剰余：　０，０ＦＦＦＣ３Ｂ３１　
Ｘ　２−”。

＝　０　、００００００００００００００１ＦＦＦ８７
６６２以上、本発明の第１の実施例を説明してきたが、
“ＩＥＥＥ　５ｔａｎｄａｒｄ　ｆｏｒ　Ｂｉｎａｒｙ
　Ｆｌｏａｔｉｎｇ−ｐａｉｎｔＡｒｉｔｈｍｅｔｉｃ
″Ａ　Ｎ　Ｓ　Ｉ　／　Ｉ　Ｅ　Ｅ　Ｅ　Ｓｔｄ　７５
４−１９８５に示された浮動小数点数の倍精度除算の商
の仮数部としては、Ｑｉの２−°′をガード・ビット、
２−°４をラウンド・ビット、２−“と２１・（Ｑｉ十
Ｎｉ）の小数点以下の論理和をスティッキー・ビットと
すればよい。また、第７図の従来の除算装置の本発明の
第１図の除算装置とを比較すると、第１図の倍数発生回
路と樹木状桁上げ保留加算器の回路規模が約２倍となっ
ているが、本発明による除算装置と、乗数のビット幅の
広い乗算装置とで、回路を共有化して乗除算装置を実現
すれば上記の回路規模の問題は除算装置だけの問題でな
くなる。

第１図に示す第１の実施例の除算装置では、反復計算を
同一回路を繰り返し使用して求めているが、次に第２の
実施例として乗算の回数に等しい乗算手段を設けたベク
トル除算装置を第６図を用いて説明する。

第６図において、２１１はベクトル除算装置全体の制御
を司どる制御回路、２１２．２１３はオペランドバッフ
ァ１，２．２１４は被除数レジスタ、２１５は除数レジ
スタ、２１６は被除数の遅延データ保持手段、２１７は
除数の遅延データ保持手段、２１８はテーブル情報格納
ユニット、２１９は近似逆数レジスタ、２２０はインバ
ータ、２２］、　２２３．２２５．２２９．２３４．２
４０゜２４７はそれぞれ乗算手段、２２２．２２４．２
２６．２３０゜２３５、２４１．２４８．２５５はデー
タ保持手段、２２７．２’２８゜２３１、２３２．２３
３．２３６．２３７．２３８．２３９．２４２．２４３
゜２４４、２４５．２４６．２４９．２５０．２５１．
２５２．２５３は遅延データ保持手段、２４５は桁上げ
伝播加算器である。

被除数オペランド、除数オペランド、除算結果について
は制御回路２１１がベクトル処理装置内部の他の部分（
図示せず）と応答し合ってメモリ、またはベクトルレジ
スタから被除数ベクトル要素、除数ベクトル要素をオペ
ランドバッファ１．２の２１２、２１３にロードし、ま
た除算結果ベクトル要素はデータ保持手段２５５からメ
モ１ハまたはベクトルレジスタにストアされる。以下、
ベクトル除算装置のステージ毎の内部動作について説明
する。

第１ステージでは最初に被除数レジスタ２１４に被除数
ベクトル要素、除数レジスタ２１５に除数ベクトル要素
がセットされ、除数の上位ビットによりテーブル情報格
納ユニット２１８より、除数の近似逆数を読み出す。

第２ステージでは最初に遅延データ保持手段２１６、２
１７に第１ステージの被除数ベクトル要素、除数ベクト
ル要素がセットされるとともに近似逆数レジスタ２１９
に近似逆数Ｍがセット、乗算手段２２１により、ＮｉＸ
Ｍの乗算が実行されるとともに、インバータ２２０によ
り近似逆数Ｍが負の数に変換された後、乗算手段２２３
により、ＮｉＸＭの乗算が実行される。

第３ステージでは最初に乗算手段２２１での演算結果Ｑ
ｉ　十Ｎｉがデータ保持手段２２２に、また乗算手段２
２３での乗算結果に１を加えた（単に２°以上の位をゼ
ロとするだけでよい）Ａがデータ保持手段２２４にセッ
トされる。次に、乗算手段２２５により、Ａ　Ｘ　Ｑｉ
　＋　Ｎｉの演算が行われる。

第４ステージでは最初に乗算手段２２５での演算結果Ｑ
ｉ　＋　Ｎｉがデータ保持手段２２６にセットされると
ともに、Ａ、　Ｑｉが遅延データ保持手段２２７゜２２
８にセットされる。次に１乗算手段２２９により、Ａ×
Ｑｉ−、＋Ｎｉの演算が行われる。

第５ステージでは最初に乗算手段２２９での演算結果Ｑ
ｉ　＋　Ｎｉがデータ保持手段２３０にセットされると
ともに、Ａ、　Ｑｉ、　Ｑｉが遅延データ保持手段２３
１、２３２．２３３にセットされる。次に、乗算手段２
３４により、Ａ　Ｘ　Ｑｉ＋　Ｎｉの演算が行われる。

第６ステージでは最初に乗算手段２３４での演算結果Ｑ
ｉ十Ｎ４がデータ保持手段２３５にセットされるととも
に、Ａ、　Ｑｉ、　Ｑｉ、　Ｑｉが遅延データ保持手段
２３６．２３７．２３８．２３９にセットされる。次に
、乗算手段２４０により、Ａ×Ｑｉ−、＋Ｎｉの演算が
行われる。

第７ステージでは最初に乗算手段２４０での演算結果Ｑ
ｉ　＋　Ｎｉがデータ保持手段２４１にセットされると
ともに、Ａ、Ｑｉ、Ｑｉ、Ｑｉ、Ｑｉが遅延データ保持
手段２４２．２４３．２４４．２４５．２４６にセット
される。次に、乗算手段２４７により、Ａ　Ｘ　（Ｑｉ
　＋２−“）十Ｎ４の演算が行われる。

第８ステージでは最初に乗算手段２４７での演算結果Ｑ
ｉ　＋　Ｎｉがデータ保持手段２４８にセットされると
ともに、Ｑｉ、　Ｑｉ、　Ｑｉ、　Ｑｉ、　Ｑｉが遅延
データ保持手段２４９．２５０．２５１．２５２．２５
３にセットされる。次に、桁上げ伝播加算器２５４によ
り、Ｑｉ＋Ｑｉ＋Ｑｉ＋Ｑｉ＋Ｑｉ＋Ｑｉ　（２−“の
位のみ取り出す）の演算を行われる。

第９ステージでは桁上げ伝播加算器２５４での演算結果
である最終向Ｑ＊がデータ保持手段２５５にセツトされ
る。

以上の９つのステージの動作時間は各々１マシンサイク
ルで行われる。以上のように構成された除算装置に対し
て、１マシンサイクル毎に被除数ベクトル要素と、除数
ベクトル要素を供給すると最初に商がデータ保持手段２
５５に求められた後は引き続いてｌマシンサイクル毎に
商のベクトル要素がデータ保持手段２５５より出力され
ることは容易に理解されるところである。

（発明の効果） 本発明は上記第１の実施例より明らかなように、従来、
商の補正で減算器を必要としていたのが不要となり、ま
た、除数の反復計算を部分桁上げ、部分和の形で実行で
きるので除算の実行時間の短縮に効果がある。また、第
２の実施例より明かなように、除算の反復計算での被乗
算Ａ１乗数Ｑｉ−１加数Ｎｉ−，のビット長は反復によ
り異なるということはなく同一であり、ベクトル除算装
置を複数ＬＳＩを用いて構成する場合には同一種ＬＳＩ
を複数個使用できるので設計開発費用、製造費用の低減
に効果があり、また、ベクトル除算装置をｌＬＳＩで実
現する場合には反復計算を実行する乗算手段をマクロセ
ルとして複数個を繰り返し使用できるので設計開発費用
の低減に効果がある。また、性能的にはｌマシンサイク
ル毎に商を出力することができるので十分である。

【図面の簡単な説明】

第１図は本発明の第１の実施例における除算装置のブロ
ック構成図、第２図及び第３図は本発明の実施例におけ
る除数の近似逆数の精度を示す図、第４図及び第５図は
本発明の具体的動作例を示す図、第６図は本発明の第２
の実施例におけるベクトル除算装置のブロック構成図、
第７図は従来の除算装置のブロック構成図である。 ＩＩ、　ＩＩ＋、　２１１・・・制御回路、１２．１１
２゜２１４・・・被除数レジスタ、　１３．１１３．２
１５・・・除数レジスタ、　１４．１１７．２１８・・
・テーブル情報格納ユニット、　１５．１１５・・・被
除数選択回路およびレジスタ、１６・・・乗数選択回路
Ａ、＋７・・・乗数選択回路Ｂ、１８・・・倍数発生回
路Ａ、１９・・・倍数発生回路Ｂ、２０・・・選択回路
Ａ、２１・・・選択回路Ｂ、２２・・・選択回路Ｃ１２
３・・・樹木状桁上げ保留加算器Ａ、２４・・・樹木状
桁上げ保留加算器Ｂ、２５．２６・・・桁上げ保留加算
器、２７・・・部分桁上げレジスタ、２８・・・部分和
レジスタ、２９・・・桁上げ伝播加算器Ａ、３０・・・
Ｑルジスタ、３１　・・・Ｑ８レジスタ、３２・・・Ｑ
ｉレジスタ、３３・・・Ｑ４レジスタ、３４・・・Ｑｉ
レジスタ、３５・・・桁上げ伝播加算器Ｂ、　　３６．
１２６・・・除算結果レジスタ、１１４・・・正規化回
路、１１６・・・乗数選択回路、１１８・・・内挿近似
回路、１１９・・・乗算器、１２０・・・ハーフキャリ
レジスタ、　１２１　・・・ハーフサムレジスタ、１２
２・・・加算器、１２３・・・乗算結果レジスタ、１２
４・・・部分商補正回路、１２５・・・部分商マージ回
路、２１２・・・オペランドバッファ１．２１３・・・
オペランドバッファ２，２１９・・・近似逆数レジスタ
、２２０・・・インバータ、２２１．２２３．２２５゜
２２９、２３４．２４０．２４７・・・乗算手段、２２
２゜２２４、２２６．　２３０．　２３５．　２４１．
　２４８．　２５５　　・・・データ保持手段、２１６
．２１７．２２７．２２８゜２３１、　２３２．　２３
３．　２３６．　２３７．　２３８．　２３９゜２４２
、　２４３．　２４４．　２４５．　２４６．　２４９
．　２５０゜２５１、２５２．２５３・・・遅延データ
保持手段、２５４・・・桁上げ伝播加算器。

Claims (3)

【特許請求の範囲】
1. （１）除数Ｄ＿■の上位ビットをアドレスとして除数の
   近似逆数Ｍを出力するテーブル情報格納手段と、商を得
   るために被除数Ｎ＿■に除数の近似逆数Ｍを掛けるため
   の乗算手段とからなり、商の算出には、Ｑ＿ｉを反復計
   算での部分商、Ｎ＿ｉをＭ倍されたｉ−１番目の部分剰
   余からＱ＿ｉを引いた数として、Ａ＝１−Ｄ＿■×Ｍ Ｑ＿１＋Ｎ＿１＝Ｎ＿■×Ｍ Ｑ＿ｉ＋Ｎ＿ｉ＝Ａ×Ｑ＿ｉ＿−＿１＋Ｎ＿ｉ＿−＿１
   （ｉ≧２）の反復計算を使用する除算装置において、前
   記乗算手段に、最終部分商Ｑ＿Ｌ＿Ａ＿Ｓ＿Ｔを乗数と
   する反復計算はＱ＿Ｌ＿Ａ＿Ｓ＿Ｔの最下位ビットの大
   きさである数をＬとして Ｑ＿Ｌ＿Ａ＿Ｓ＿Ｔ＿＋＿１＋Ｎ＿Ｌ＿Ａ＿Ｓ＿Ｔ＿＋
   ＿１＝Ａ×（Ｑ＿Ｌ＿Ａ＿Ｓ＿Ｔ＋Ｌ）＋Ｎ＿Ｌ＿Ａ＿
   Ｓ＿Ｔを実行する手段を設けるとともに、前記乗算手段
   に接続された各部分商Ｑ＿１、Ｑ＿２、…Ｑ＿Ｌ＿Ａ＿
   Ｓ＿Ｔを保持する手段と、各部分商を Ｑ＿１＋Ｑ＿２＋…Ｑ＿Ｌ＿Ａ＿Ｓ＿Ｔ＋Ｑ＿Ｌ＿Ａ＿
   Ｓ＿Ｔ＿＋＿１（Ｌと同じ位のみ取り出す）上式を使用
   して加算し、商を出力する加算手段を設けたことを特徴
   とする除算装置。
2. （２）乗算手段は、乗数を走査して被乗数の倍数を発生
   する複数の倍数発生手段と、前記複数の倍数発生手段に
   接続され、部分和と部分桁上げを出力する樹木状に組み
   合わされた複数の桁上げ保留加算手段と、前記樹木状桁
   上げ保留加算手段に接続され、部分和と部分桁上げを加
   算する桁上げ伝播加算手段から構成され、更に、反復計
   算におけるＱ＿ｉ＿−＿１、Ｎ＿ｉ＿−＿１について、
   前記樹木状桁上げ保留加算手段の出力する部分和と部分
   桁上げを、Ｑ＿ｉ＿−＿１は乗数として前記複数の倍数
   発生手段に接続する手段と、Ｎ＿ｉ＿−＿１は倍数と同
   様に前記樹木状桁上げ保留加算手段への入力として接続
   する手段を設けたことを特徴とする請求項（１）記載の
   除算装置。
3. （３）乗算手段として、乗算回数に等しい数の乗算手段
   を設け、除数Ｄ＿■と除数の近似逆数Ｍとの積を求める
   乗算手段と被除数Ｎ＿■と除数の近似逆数Ｍとの積を求
   める乗算手段とを並列に並べ、更に前記２つの乗算手段
   と反復計算を行う複数の乗算手段とを直列に並べ、前記
   直列に並べた乗算手段の間に同期をとめための複数のデ
   ータ保持手段を設け、前記複数の乗算手段を前記データ
   保持手段を介して接続するとともに、各部分商および反
   復計算で使用する被乗数Ａを同期をとり遅延して保持す
   るデータ保持手段とを設けたことを特徴とする請求項（
   １）記載の除算装置。