JP3226823B2 - 高精度高桁乗算装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は乗算装置に関し、特
に、高桁数値の乗算を高精度に行うことが可能な乗算装
置に関する。

【０００２】

【従来の技術】高桁数値の乗算は非線形計画法（ＰＬ）
問題を解く過程とか階乗計算を含む科学技術の数値計算
過程でしばしば現れる。数値が２０億以下であれば、３
２ビット以下の数値として３２ビットの乗算プロセッサ
などで１クロックで乗算が可能である。

【０００３】従来、それ以上の桁の数値に対しては、浮
動小数点演算を使用せざるを得ず、従って、高精度で乗
算を行うことが不可能である。微小な誤差が許される場
合は浮動小数点演算でも構わない。しかしながら、誤差
の累積が許されない場合もあり、浮動小数点演算では解
決できない問題が増大しつつある。

【０００４】このように、科学技術が進歩した現在で
は、ますます高桁数値の高精度乗算が要求されるように
なってきている。

【０００５】周知のように、計算機で実行される乗算に
は２進数の数値が使用される。被乗数及び乗数がそれぞ
れＮ桁及びＭ桁であるとする。この場合、従来の乗算方
式では、原則的に乗数の桁数に等しいＭ個の部分積があ
り、この部分積を左へ１桁づつシフトさせて加算するの
が一般的である。ここで、乗数のビットが“０”の桁に
対応する部分積は省くことができ、ビットが“１”の桁
に対応する部分積は被乗数のビット列を並べたもので構
成できる。３２ビット×３２ビットを越える乗数は部分
積の数と桁数が極めて大きくなる。

【０００６】これを改良・改善するため、桁上げの遅れ
を補償するＣＬＡ回路（キャリー先見回路）やキャリー
セーブ回路、あるいは部分積の数を半分とするブースの
乗算器などが採用されている。

【０００７】このような改良・改善にも拘らず、通常の
乗算方式では、ビット数が増大すると、整数乗算が実施
困難となる。その為、乗算すべき数値が高桁となると部
分積の数が増し、これが部分積を加算する際に発生する
桁上りの回数を増大させ、高桁数値の乗算を困難にして
いる。

【０００８】この問題を解決するために、本発明者は、
既に、平成２年７月１３日付け特願平２−１８４０７６
号で『分割積型乗算装置』（尚、この出願に基づいて、
平成３年７月１２日付けで特願平３−１７２７１１号と
して国内優先出願している）（以下、先行技術１と呼
ぶ）を提案した。

【０００９】次に、この提案した分割積型乗算装置の要
旨を説明する。分割積型乗算装置は、Ｌ（Ｌ≧２）進数
で表される第１乃至第Ｎ桁要素ｘ［０］〜ｘ［Ｎ−１］
のＮ（Ｎ≧２）桁の被乗数Ｘと上記Ｌ進数で表される第
１乃至第Ｍ桁要素ｙ［０］〜ｙ［Ｍ−１］のＭ（Ｍ≧
２）桁の乗数Ｙとを乗算し、上記被乗数Ｘと上記乗数Ｙ
との積Ｑを高精度で求める。上記積Ｑは第１乃至第（Ｎ
＋Ｍ）桁要素ｑ［０］〜ｑ［Ｎ＋Ｍ−１］の（Ｎ＋Ｍ）
桁の上記Ｌ進数で表される。ここでは、Ｎ＋ＭがＤに等
しいとする（すなわち、Ｄ＝Ｎ＋Ｍ）。上記分割積型乗
算装置は、上記被乗数Ｘの第（ｎ＋１）（０≦ｎ≦Ｎ−
１）桁要素ｘ［ｎ］と上記乗数Ｙの第（ｍ＋１）（０≦
ｍ≦Ｍ−１）桁要素ｙ［ｍ］との分割積ｐ（ｘ［ｎ］，
ｙ［ｍ］）を位数（ｎ＋ｍ）の小さいものから順次求め
る分割積演算手段と、上記位数ｋの等しい分割積ｐ（ｘ
［ｎ］，ｙ［ｍ］）を選択することによって、上記分割
積ｐ（ｘ［ｎ］，ｙ［ｍ］）を位数（ｎ＋ｍ）の小さい
ものから順次累算して、上記積Ｑを第１桁要素ｑ［０］
から第Ｄ桁要素ｑ［Ｄ−１］へ昇順に順次出力する累算
手段と、を有する。

【００１０】尚、この分割積型乗算装置と類似の技術思
想は、例えば、米国特許第３，０５５，５８６号明細書
（以下、先行技術２と呼ぶ）にも記載されている。とこ
ろで、分割積ｐ（ｘ［ｎ］，ｙ［ｍ］）はＮ行×Ｍ列の
整数型要素から成る二次元配列として構成できる。換言
すれば、分割積ｐ（ｘ［ｎ］，ｙ［ｍ］）は二次元配列
の第ｎ行第ｍ列の整数要素に対応づけられる。このよう
な二次元配列は、既に、スコットランドの数学者であ
る、ネーピア（１５５０年〜１６１７年）によって１６
１７年に創作された「ネーピアの骨」と呼ばれる装置と
等価である。この装置は乗算と除算の計算を容易にす
る。それは、各々が９つに等分割された骨棒からなる。

【００１１】また、特開昭６０−１１２１４１号公報
（以下、先行技術３と呼ぶ）には、被乗数入力Ｘ及び乗
数入力Ｙをそれぞれ被乗数グループＸ１とＸ２、乗数グ
ループＹ１とＹ２に分割し、第１乃至第４のセレクト信
号により部分積Ｘ１・Ｙ１の形成、部分積Ｘ１・Ｙ２お
よびＸ２・Ｙ１の形成、部分積Ｘ２・Ｙ２の形成の順に
処理がなされ、これら部分積の複数ビットのシフト及び
累算により乗算処理を行うようにした「乗算回路」が開
示されている。

【００１２】

【発明が解決しようとする課題】上述した先行技術１〜
３はいずれも、二桁の分割積を累算しなければならず、
乗算を行うべき被乗数および乗数の桁数が多くなればな
る程、二桁の分割積の累算を行うための累算手段のハー
ドウェアが大きくなるという問題がある。すなわち、２
つの二桁の分割積を加算するには二桁加算器が必要とな
るが、多数の二桁の分割積を累算していくためには、二
桁以上の加算器が必要となることは明らかである。特
に、先行技術２では、二桁の分割積の累算を行うために
シフトを行っており、乗算を行うべき被乗数および乗数
の桁数が多くなればなるほど、累算手段の構成が複雑で
それを制御することも困難になるおそれがある。

【００１３】したがって、本発明の課題は、一桁の演算
手段のみを使用して、高精度で高桁数値の乗算を行うこ
とが可能な高精度高桁乗算装置を提供することにある。

【００１４】

【課題を解決するための手段】上述した先行技術１〜３
では、二桁の分割積を処理（累算）しなければならない
ので、必然的に累算のためのハードウェアが大きくな
る。そこで、本発明者は、すべての処理を一桁の演算手
段で行わせるにはどうすれば良いかを種々検討した。そ
の結果、本発明者は、二桁の分割積を処理するのではな
く、一桁の部分積を処理すれば良いという結論に到達し
た。本発明は、一桁部分積を処理するという着想に基づ
いて成されたものである。

【００１５】

【００１６】本発明の要旨を説明すると、本発明に係る
高精度高桁乗算装置は、Ｌ（Ｌ≧３）進数で表される第
１乃至第Ｎ桁要素ｘ［０］〜ｘ［Ｎ−１］から成るＮ
（Ｎ≧３）桁の被乗数Ｘと上記Ｌ進数で表される第１乃
至第Ｍ桁要素ｙ［０］〜ｙ［Ｍ−１］から成るＭ（Ｍ≧
３）桁の乗数Ｙとを乗算し、上記被乗数Ｘと上記乗数Ｙ
との積Ｑを高精度で求める乗算装置である。上記積Ｑは
第１乃至第Ｄ桁要素ｑ［０］〜ｑ［Ｄ−１］のＤ桁（Ｄ
＝Ｎ＋Ｍ）の上記Ｌ進数で表される。

【００１７】本発明の態様によれば、上述した高精度高
桁乗算装置は、上記被乗数Ｘの第１乃至第Ｎ桁要素ｘ
［０］〜ｘ［Ｎ−１］をそれぞれ第０乃至第（Ｎ−１）
の被乗数アドレスＡｘ［０］〜Ａｘ［Ｎ−１］に記憶す
る被乗数記憶手段と、上記乗数Ｙの第１乃至第Ｍ桁要素
ｙ［０］〜ｙ［Ｍ−１］をそれぞれ第０乃至第（Ｍ−
１）の乗数アドレスＡｙ［０］〜Ａｙ［Ｍ−１］に記憶
する乗数記憶手段と、第１の変数ｎ（０≦ｎ≦Ｎ−１）
を０からＮ−１へ昇順に変化することを繰り返しなが
ら、その繰り返し毎に第２の変数ｍ（０≦ｍ≦Ｍ−１）
を０からＭ−１へ昇順に変化させることによって、上記
被乗数Ｘの第（ｎ＋１）桁要素ｘ［ｎ］及び上記乗数Ｙ
の第（ｍ＋１）桁要素ｙ［ｍ］をそれぞれ上記被乗数記
憶手段の第ｎの被乗数アドレスＡｘ［ｎ］及び上記乗数
記憶手段の第ｍの乗数アドレスＡｙ［ｍ］から順次読み
出すオペランド読出し手段と、上記被乗数記憶手段及び
上記乗数記憶手段からそれぞれ上記乗数Ｘの第（ｎ＋
１）桁要素ｘ［ｎ］及び上記乗数Ｙの第（ｍ＋１）桁要
素ｙ［ｍ］を順次受け、二桁以上の演算手段を含まない
一桁の演算手段のみを使用して、一桁部分積ｕ［ｍ，
ｋ］（０≦ｋ≦Ｎ）を順次求める一桁部分積演算手段で
あって、該一桁部分積演算手段は、上記乗数Ｙの第１乃
至第Ｍ桁要素ｙ［０］〜ｙ［Ｍ−１］にそれぞれ対応す
る第１乃至第Ｍの部分積Ｐ［０］〜Ｐ［Ｍ−１］を下位
桁から順次出力し、第（ｍ＋１）の部分積Ｐ［ｍ］は
（Ｎ＋１）桁の一桁部分積ｕ［ｍ，０］〜ｕ［ｍ，Ｎ］
で表される、上記一桁部分積演算手段と、上記一桁部分
積ｕ［ｍ，ｋ］を順次受け、二桁以上の演算手段を含ま
ない単一の一桁の演算手段のみを使用して、第３の変数
ｉ（０≦ｉ≦Ｍ−１）の小さい方から２つの部分積をペ
アとして、第ｉの変更部分積Ｐ^*［ｉ−１］（但し、第
０の変更部分積Ｐ^*［−１］の各桁要素は零に等しい）
と第（ｉ＋１）の部分積Ｐ［ｉ］との同一桁に相当する
桁要素同士を下位桁から順次加算することによって、第
（ｉ＋１）の変更部分積Ｐ^*［ｉ］を下位桁から順次求
めていき、これによって上記積Ｑの第（ｄ＋１）桁要素
ｑ［ｄ］（０≦ｄ≦Ｄ−１）を第１桁要素［０］から第
Ｄ桁要素ｑ［Ｄ−１］へ昇順に順次求める一桁積演算手
段と、上記積Ｑを記憶するための積記憶手段と、上記積
の上記第１乃至第Ｄ桁要素ｑ［０］〜ｑ［Ｄ−１］をそ
れぞれ上記積記憶手段の第０乃至第（Ｄ−１）の積アド
レスＡｑ［０］〜Ａｑ［Ｄ−１］へ順次格納する格納手
段とを有する。

【００１８】

【作用】次に、本発明の高精度高桁乗算装置の原理につ
いて説明する。

【００１９】周知のように、乗算装置は、２つの数値、
すなわち、被乗数Ｘと乗数Ｙを掛けて、被乗数Ｘと乗数
Ｙとの積Ｑを求める装置である。本発明では、被乗数
Ｘ、乗数Ｙおよび積Ｑの各々が、Ｌ（Ｌ≧３）進数で表
される場合を対象とする。そして、被乗数ＸはＮ（Ｎ≧
３）桁からなり、乗数ＹはＭ（Ｍ≧３）桁からなるとす
る。この場合、積ＱはＤ桁（Ｄ＝Ｎ＋Ｍ）からなる。

【００２０】このような事情のもとでは、被乗数Ｘは第
１乃至第Ｎ桁要素ｘ［０］〜ｘ［Ｎ−１］で表され、乗
数Ｙは第１乃至第Ｍ桁要素ｙ［０］〜ｙ［Ｍ−１］で表
される。そして、積Ｑは第１乃至第Ｄ桁要素ｑ［０］〜
ｑ［Ｄ−１］で表される。

【００２１】もし被乗数Ｘ、乗数Ｙおよび積Ｑの各々が
１０進法（Ｌ＝１０）で表されるなら、被乗数Ｘ、乗数
Ｙおよび積Ｑの各々は４ビットすなわち２進数化１０進
（ＢＣＤ）コードで表される。以下では、１０進法の場
合について説明する。

【００２２】被乗数Ｘおよび乗数Ｙが３桁（Ｎ＝Ｍ＝
３）で、それぞれ、Ｘ＝７９８およびＹ＝８６９の場
合、被乗数Ｘおよび乗数Ｙは、それぞれ、下記の数式１
のような、第１乃至第３桁要素ｘ［０］〜ｘ［２］およ
び第１乃至第３桁要素ｙ［０］〜ｙ［２］で表される。

【００２３】

【数１】 本発明では、乗数Ｙの各桁要素を末尾固定として、下記
の数式２のように、部分積を求める。

【００２４】

【数２】 このようにして得られた部分積は、一桁数の配列（二次
元）に次の数式３のように並べて求めることができる。

【００２５】

【数３】 このような部分積の一桁数をここでは“一桁部分積”と
呼ぶ。このような一桁数（一桁部分積）の二次元配列を
求めることが、本発明に係る乗算解法の第１段である。

【００２６】本発明では、この二次元配列を求めるにあ
たり、上記数式２のように、二桁数の加算とくにシフト
加算を避けて、専ら一桁数の加算にした点に特徴があ
る。一見このような小さい数値についての取扱いであれ
ば、二桁数でも大差ないように見える。しかしながら、
本発明のように、一桁部分積を処理することの方が、二
桁数（上述した分割積）を処理することよりも、乗数お
よび被乗数として巨大数を処理する上において非常に有
利で、誤りも少なくなる。

【００２７】本発明では上記数式２に対応する加算を、
すべての二桁積を上位桁、下位桁の十進一桁に分割する
ことにより、二桁積のシフト加算を避けている。

【００２８】このことについて以下に詳細に説明する。
上記数式２の左端の式で、８×９＝７２であるが、被乗
数Ｘの第１桁要素ｘ［０］＝８、乗数Ｙの第１桁要素ｙ
［０］＝９であるから、それらを乗算して得られる二桁
の乗算結果ｐ［０，０］は、下記の数式４で表される。

【００２９】

【数４】 二桁の乗算結果ｐ［０，０］＝７２は、上位桁ｐ
_H ［０，０］＝７と下位桁ｐ_L ［０，０］＝２とからな
る。本発明では、このように二桁の乗算結果を、上位桁
と下位桁の一桁数に分離する。

【００３０】再び、上記数式２に戻って、９×９＝８１
は、被乗数Ｘの第２桁要素ｘ［１］＝９と乗数Ｙの第１
桁要素ｙ［０］＝９との積、すなわち、それらを乗算し
て得られる二桁の乗算結果ｐ［０，１］であり、下記の
数式５で表される。

【００３１】

【数５】 この二桁の乗算結果ｐ［０，１］＝８１は、上位桁ｐ_H
［０，１］＝８と下位桁ｐ_L ［０，１］＝１とからな
る。

【００３２】上記数式２から明らかなように、末尾固定
で求める第１の部分積Ｐ［０］における、二桁の乗算結
果ｐ［０，０］の上位桁ｐ_H［０，０］＝７と二桁の乗
算結果ｐ［０，１］の下位桁ｐ_L［０，１］＝１とは同
じ桁（第２桁）の一桁数であるので、加算される。その
加算は、下記の数式６で表される。

【００３３】

【数６】 この和は、最大で９＋９＝１８であり、下の桁から桁上
げがあるときは、１９になり得る。この和の上位桁の
“１”は、次の上の桁へ加えられる。本発明において
は、この部分積の各々について、各桁は一桁数の和とし
ておくようにする。このことは、他の部分積の一桁部分
積を求める場合も同様であるので、一般に、一桁部分積
ｕ［ｍ，ｋ］は、下記の数式７で与えられる。

【００３４】

【数７】 ここで、第１の添字ｍは乗数Ｙの第（ｍ＋１）桁要素ｙ
［ｍ］の添字と同じでＭ個あり、第２の添字ｋは被乗数
Ｘの配列で、配列数が１個増えて、被乗数ＸがＮ桁のと
き（Ｎ＋１）個となる。ここでは、０≦ｋ≦Ｎとする。

【００３５】以上を要約すると、被乗数Ｘ、乗数Ｙの各
一桁の積により求められる二桁数を一桁化して同じ桁の
２数の加算を考える。このときの和は、０の最小値から
１８の最大値までとり得るが、下の桁からの桁上がりを
考慮すると、０の最小値から１９の最大値までとり得
る。この桁の桁上がりは１を越えることはない。すなわ
ち、同じ桁における一桁数の２数和の列における桁上が
りの伝播はなく、桁上がりがあっても最小単位数の１で
あるので影響は無視できる。

【００３６】以上のように、被乗数、乗数の一桁積によ
って、乗算の際に生ずる二桁数を強制的に一桁化するこ
とを、ここでは、“葉別け法”と呼ぶ。このように、一
桁化、２数加算による効用で、高速に誤差の発生なく一
桁部分積を求めることができる。

【００３７】また、本発明では、乗数Ｙの第（ｍ＋１）
桁要素ｙ［ｍ］を末尾に固定する末尾固定法を採用した
ので、従来のように部分積をシフトして求め、乗数Ｙの
桁数だけ多段加算が強制される結果として生ずる多数の
多段桁上りの発生に基づく誤算の増大を防止することが
できる。すなわち、従来のようにシフトして部分積の桁
を合わせるような手法では多数加算を行なわなければな
い。多数加算では桁上りの増大が著しくなることが多
く、その伝播による遅れ、誤算の発生は避けられない。

【００３８】次に、Ｎ桁の被乗数ＸとＭ桁の乗数Ｙとか
ら得られる一桁部分積の二次元配列ｕ［ｍ，ｋ］による
表示を、末尾固定法を適用した本発明の場合について示
す。Ｎ＝４、Ｍ＝３とする。この場合、一桁部分積の二
次元配列ｕ［ｍ，ｋ］は、下記の表１のように表され
る。

【００３９】

【表１】 Ｍ行（Ｎ＋１）列の二次元配列の要素（元）は、部分積
に相当するものを与え、各元の添字の和はその元の一桁
数の桁（位）を与えるものである。各元の添字の和が等
しくなる元は、二次元配列の対角線線上にある。このよ
うな元を加算して下位桁の和をとれば、真の積Ｑの第
（ｄ＋１）桁要素ｑ［ｄ］を与える。

【００４０】本発明では、このような一桁部分積ｕ
［ｍ，ｋ］の二次元配列で得られる部分積を用いて、最
終的な真の積Ｑを、一桁数２数加算の原則に基づいて、
桁上りなどの誤差、速度低下の要因なしに高速動作を可
能とする。そのために、本発明では以下に詳細に説明す
る“ペアダウン法”を採用する。

【００４１】ここでは、第（ｉ＋１）の部分積Ｐ［ｉ］
（０≦ｉ≦Ｍ−１）が（Ｎ＋１）桁のｕ［ｉ，Ｎ］〜ｕ
［ｉ，０］で表されるとする。すなわち、第（ｉ＋１）
の部分積Ｐ［ｉ］は下記の数式８で表される。

【００４２】

【数８】 本発明に係るペアダウン法では、変数ｉの小さい方から
２つの部分積をペアとして加算を行う。なお、説明の都
合上、ここでは第１の部分積Ｐ［０］を第１の変更部分
積Ｐ^＊［０］と呼ぶことにする。最初に、第１の変更部
分積Ｐ^＊［０］と第２の部分積Ｐ［１］とを加算する場
合について考える。

【００４３】ペアダウン法では第１のペアとして、第１
の変更部分積Ｐ^＊［０］と第２の部分積Ｐ［１］とのペ
アをとる。これは、下記の表２のように、上下行の二次
元配列で表される。

【００４４】

【表２】 上記表２において、スラッシュ（左上斜線）“＼”で示
す添字の和の等しい上下配列のペアの元（桁要素）は同
じ桁（一桁）である。したがって、これらペアを２数加
算できる。また、第１の変更部分積Ｐ^＊［０］の最下位
桁の要素ｕ［０，０］は積Ｑの第１桁要素ｑ［０］に等
しく、そのまま取り出される。とにかく、第１の変更部
分積Ｐ^＊［０］と第２の部分積Ｐ［１］との同一桁に相
当する桁要素同士を下位桁から順次加算することによっ
て、第２の変更部分積Ｐ^＊［１］を下位桁から順次求め
ることができる。ここで注意してもらいたいのは、ペア
の元同士の和は０〜１８の範囲の値を取り得、下の桁か
らの桁上げにより一時的に最大で１９の値まで取り得る
ことである。したがって、上述した“葉別け法”と同様
に、この桁の桁上がりは１を越えることはく、同じ桁に
おける一桁数の２数和の列における桁上がりの伝播はな
く、桁上がりがあっても１であるので影響は無視でき
る。第２の変更部分積Ｐ^＊［１］を（Ｎ＋１）桁のｕ^＊
［１，Ｎ］〜ｕ^＊［１，０］で表わす。すなわち、第２
の変更部分積Ｐ^＊［１］は下記の数式９で表される。

【００４５】

【数９】 第２のペアは、第２の変更部分積Ｐ^＊［１］を上行配列
とし、第３の部分積Ｐ［２］を下行配列とした、下記の
表３で表される。

【００４６】

【表３】 第２の変更部分積Ｐ^＊［１］の最下位桁の要素ｕ［１，
０］は積Ｑの第２桁要素ｑ［１］に等しく、そのまま取
り出される。上述したのと同様に、第２の変更部分積Ｐ
^＊［１］と第３の部分積Ｐ［２］との同一桁に相当する
桁要素同士を下位桁から順次加算することによって、第
３の変更部分積Ｐ^＊［２］を下位桁から順次求めること
ができる。

【００４７】以下同様に上述したペアダウン動作を繰り
返し行うことにより、積Ｑの第（ｄ＋１）桁要素ｑ
［ｄ］を第１桁要素ｑ［０］から第Ｄ桁要素ｑ［Ｄ−
１］へ昇順に順次求めることができる。上述したよう
に、上記乗算方式では、シフト動作がなく、桁上げは最
小単位数の１に制限されるので、巨大数の乗算も高速に
誤りなく行うことができる。

【００４８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００４９】図１を参照すると、本発明の一実施の形態
による高精度高桁乗算装置は、Ｌ（Ｌ≧３）進数で表さ
れる第１乃至第Ｎ桁要素ｘ［０］〜ｘ［Ｎ−１］から成
るＮ（Ｎ≧３）桁の被乗数Ｘと、Ｌ進数で表される第１
乃至第Ｍ桁要素ｙ［０］〜ｙ［Ｍ−１］から成るＭ（Ｍ
≧３）桁の乗数Ｙとを乗算し、被乗数Ｘと乗数Ｙとの積
Ｑを高精度で求める乗算装置である。積Ｑは第１乃至第
Ｄ桁要素ｑ［０］〜ｑ［Ｄ−１］のＤ（Ｄ＝Ｎ＋Ｍ）桁
のＬ進数で表される。

【００５０】図示の高精度高桁乗算装置は、被乗数メモ
リ１１と、乗数メモリ１２と、オペランド読出し回路１
３と、一桁部分積演算回路１４と、一桁積演算回路１８
と、積メモリ１９と、格納回路２０とを有する。

【００５１】被乗数Ｘは被乗数メモリ１１に格納され、
乗数Ｙは乗数メモリ１２に格納されている。もっと詳細
に述べると、被乗数メモリ１１の第０乃至第（Ｎ−１）
の被乗数アドレスＡｘ［１］〜Ａｘ［Ｎ−１］には、そ
れぞれ、被乗数Ｘの第１乃至第Ｎ桁要素ｘ［０］〜ｘ
［Ｎ−１］が格納されている。同様に、乗数メモリ１２
の第０乃至第（Ｍ−１）の乗数アドレスＡｙ［０］〜Ａ
ｘ［Ｍ−１］には、それぞれ、乗数Ｙの第１乃至第Ｍ桁
要素ｙ［０］〜ｙ［Ｍ−１］が格納されている。

【００５２】被乗数メモリ１１と乗数メモリ１２とはオ
ペランド読出し回路１３によってアクセスされ、その内
容が読み出される。すなわち、オペランド読出し回路１
３は、第１の変数ｎ（０≦ｎ≦Ｎ−１）を０からＮ−１
へ昇順に変化することを繰り返しながら、その繰り返し
毎に第２の変数ｍ（０≦ｍ≦Ｍ−１）を０からＭ−１へ
昇順に変化させることによって、被乗数Ｘの第（ｎ＋
１）桁要素ｘ［ｎ］及び乗数Ｙの第（ｍ＋１）桁要素ｙ
［ｍ］をそれぞれ被乗数メモリ１１の第ｎの被乗数アド
レスＡｘ［ｎ］及び乗数メモリ１２の第ｍの乗数アドレ
スＡｘ［ｍ］から順次読み出す。このオペランド読出し
回路１３の詳細な構成については後で説明する。

【００５３】被乗数メモリ１１と乗数メモリ１２とは一
桁部分積演算回路１４に接続されている。被乗数メモリ
１１及び乗数メモリ１２からそれぞれ読み出された被乗
数Ｘの第（ｎ＋１）桁要素ｘ［ｎ］及び乗数Ｙの第（ｍ
＋１）桁要素ｙ［ｍ］の対は、一桁部分積演算回路１４
へ送出される。一桁部分積演算回路１４は、後述するよ
うに、二桁以上の演算手段を含まない一桁の演算手段の
みを使用して、被乗数Ｘの第（ｎ＋１）桁要素ｘ［ｎ］
及び乗数Ｙの第（ｍ＋１）桁要素ｙ［ｍ］から一桁部分
積ｕ［ｍ，ｋ］（０≦ｋ≦Ｎ）を順次求める。

【００５４】一桁積演算回路１８は、一桁部分積演算回
路１４から一桁部分積ｕ［ｕ，ｋ］を順次受け、後述す
るように、二桁以上の演算手段を含まない単一の一桁の
演算手段のみを使用して、積Ｑの第（ｄ＋１）桁要素ｑ
［ｄ］（０≦ｄ≦Ｄ−１）を第１桁要素ｑ［０］から第
Ｄ桁要素ｑ［Ｄ−１］へ昇順に順次求める。

【００５５】積メモリ１９は積Ｑを記憶するためのもの
である。一桁積演算回路１８から出力された積Ｑは格納
回路２０によって積メモリ１９に格納される。詳細に述
べるいと、格納回路２０は、積Ｑの第１乃至第Ｄ桁要素
ｑ［０］〜ｑ［Ｄ−１］をそれぞれ積メモリ１９の第０
乃至第（Ｄ−１）の積アドレスＡｑ［０］〜Ａｑ［Ｎ＋
Ｍ−１］へ順次格納する。

【００５６】

【実施例】図２を参照すると、オペランド読出し回路１
３は、第１のアップカウンタ２１と、第２のアップカウ
ンタ２２と、比較器２３と、論理和回路２４とを有す
る。

【００５７】第１のアップカウンタ２１は、クロック信
号に同期してカウントアップし、第１のカウント信号を
第ｎの被乗数アドレスＡｘ［ｎ］として出力する。比較
器２３は、第１のカウント信号と“Ｎ”とを比較し、そ
れらの間が一致したときに一致信号を出力する。第２の
アップカウンタ２２は、スタート信号によって“０”の
初期値にリセットされ、一致信号に同期してカウントア
ップし、第２のカウント信号を第ｍの乗数アドレスＡｘ
［ｍ］として出力する。論理和回路２４は、スタート信
号と一致信号との論理和を取り、論理和結果信号を出力
し。この論理和結果信号によって第１のアップカウンタ
２１は、“０”の初期値にリセットされる。また、この
論理和結果信号は、信号線２５を介して、リセット信号
として一桁部分積演算回路１４へ供給される。

【００５８】図３は図２に示されたオペランド読出し回
路１３の動作を説明するために使用されるアドレスマッ
プを示す。図示のアドレスマップにおいて、第ｎの被乗
数アドレスＡｘ［ｎ］すなわち“ｎ”が、それぞれ、ア
ドレスマップの第１乃至第Ｎ行に表せるように、０と
（Ｎ−１）との間で可変である。同様に、第ｍの乗数ア
ドレスＡｙ［ｍ］すなわち“ｍ”が、それぞれ、アドレ
スマップの第１乃至第Ｍ列に表せるように、０と（Ｍ−
１）との間で可変である。

【００５９】上述したように、オペランド読出し回路１
３は、第ｎの被乗数アドレスＡｘ［ｎ］すなわち“ｎ”
と、第ｍの乗数アドレスＡｙ［ｍ］すなわち“ｍ”とを
それぞれ被乗数メモリ１１と乗数メモリ１２に供給す
る。

【００６０】スタート信号が、論理和回路２４を介して
第１のアップカウンタ２１に供給されと共に、直接、第
２のアップカウンタ２２に供給される。このスタート信
号に応答して、第１および第２のアップカウンタ２１お
よび２２は“０”の初期値にリセットされる。したがっ
て、第１および第２のアップカウンタ２１および２２
は、アドレスマップの１行１列に示されるように、第ｎ
の被乗数アドレスＡｘ［ｎ］および第ｍの乗数アドレス
Ａｙ［ｍ］としてそれぞれ“０”および“０”を出力す
る。

【００６１】クロック信号に応答して、第１のアップカ
ウンタ２１は１だけアップカウントする。従って、第１
および第２のアップカウンタ２１および２２は、アドレ
スマップの２行１列に示されるように、第ｎの被乗数ア
ドレスＡｘ［ｎ］および第ｍの乗数アドレスＡｙ［ｍ］
としてそれぞれ“１”および“０”を出力する。引き続
きクロック信号に応答して、第１のアップカウンタ２１
は１だけアップカウントする。従って、第１および第２
のアップカウンタ２１および２２は、アドレスマップの
３行１列に示されるように、第ｎの被乗数アドレスＡｘ
［ｎ］および第ｍの乗数アドレスＡｙ［ｍ］としてそれ
ぞれ“２”および“０”を出力する。以下同様にして、
第ｍの乗数アドレスＡｙ［ｍ］が“０”のままで、第ｎ
の被乗数アドレスＡｘ［ｎ］は“０”から順次大きくな
り、“Ｎ−１”となる。

【００６２】この状態で、クロック信号が第１のアップ
カウンタ２１に供給さると、第１のアップカウンタ２１
はカウントアップしてその第１のカウント信号の値が
“Ｎ”となるので、比較器２３は一致信号を出力する。
この一致信号は、論理和回路２４を介して第１のアップ
カウンタ２１に供給され、第１のアップカウンタ２１は
“０”の初期値にリセットされる。と同時に、この一致
信号に応答して、第２のアップカウンタ２２は１だけカ
ウントアップする。従って、第１および第２のアップカ
ウンタ２１および２２は、アドレスマップの１行２列に
示されるように、第ｎの被乗数アドレスＡｘ［ｎ］およ
び第ｍの乗数アドレスＡｙ［ｍ］としてそれぞれ“０”
および“１”を出力する。引き続きクロック信号に応答
して、第１のアップカウンタ２１は１だけアップカウン
トする。従って、第１および第２のアップカウンタ２１
および２２は、アドレスマップの２行２列に示されるよ
うに、第ｎの被乗数アドレスＡｘ［ｎ］および第ｍの乗
数アドレスＡｙ［ｍ］としてそれぞれ“１”および
“１”を出力する。

【００６３】以下同様な動作を繰り返すことにより、オ
ペランド読出し回路１３は、第１の変数ｎを“０”から
“Ｎ−１”へ昇順に変化することを繰り返しながら、そ
の繰り返し毎に第２の変数ｍを“０”から“Ｍ−１”へ
昇順に変化させることによって、アドレスマップの矢印
で示される軌跡によって、一対の“ｎ”の被乗数メモリ
１１の第ｎの被乗数アドレスＡｘ［ｎ］及び“ｍ”の第
ｍの乗数アドレスＡｘ［ｍ］を順次出力して、被乗数メ
モリ１１および乗数メモリ１２から一対の被乗数Ｘの第
（ｎ＋１）桁要素ｘ［ｎ］及び乗数Ｙの第（ｍ＋１）桁
要素ｙ［ｍ］をそれぞれ読み出す。

【００６４】図４を参照すると、一桁部分積演算回路１
４は、一桁乗算器４１と、レジスタ４２と、一桁加算器
４３と、保持回路４４と、インクリメンタ４５とを有す
る。

【００６５】一桁乗算器４１は、乗数Ｘの第（ｎ＋１）
桁要素ｘ［ｎ］と乗数Ｙの第（ｍ＋１）桁要素ｙ［ｍ］
とを乗算して、二桁の乗算結果ｐ［ｍ，ｎ］を出力す
る。この二桁の乗算結果ｐ［ｍ，ｎ］は、上位桁ｐ
_H ［ｍ，ｎ］と下位桁ｐ_L ［ｍ，ｎ］とからなる。レジ
スタ４２は、オペランド読出し回路１３からのリセット
信号に応答して“０”にリセットされる。また、レジス
タ４２は、乗算結果ｐ［ｍ，ｎ］の上位桁ｐ_H ［ｍ，
ｎ］を保持して、保持した上位桁ｐ_H ［ｍ，ｋ−１］を
出力する。一桁加算器４３は、乗算結果ｐ［ｍ，ｎ］の
下位桁ｐ_L ［ｍ，ｎ］と保持した上位桁ｐ_H ［ｍ，ｋ−
１］とを加算して、一桁加算結果（ｐ_L ［ｍ，ｎ］＋ｐ
_H ［ｍ，ｋ−１］）と桁上げ信号ｐ［ｍ，ｎ］とを出力
する。桁上げがあるとき、桁上げ信号Ｃ［ｍ，ｎ］は論
理“１”レベルをとり、桁上げがないとき、桁上げ信号
Ｃ［ｍ，ｎ］は論理“１”レベルをとる。保持回路４４
は、桁上げ信号Ｃ［ｍ，ｎ］を保持して、保持した桁上
げ信号Ｃ［ｍ，ｋ−１］を出力する。インクリメンタ４
５は、保持した桁上げ信号Ｃ［ｍ，ｋ−１］が桁上げ
（論理“１”レベル）を示しているときは一桁加算結果
を１だけ増加した値を、そうでないときには一桁加算結
果をそのまま一桁部分積ｕ［ｍ，ｋ］として出力する。

【００６６】次に、図４を参照して、一桁部分積演算回
路１４の動作について説明する。まず、オペランド読出
し回路１３からリセット信号が供給されると、レジスタ
４２は“０”にリセットされる。一方、被乗数メモリ１
１および乗数メモリ１２から被乗数Ｘの第１桁要素ｘ
［０］および乗数Ｙの第１桁要素ｙ［０］が供給され
る。一桁乗算器４１は、被乗数Ｘの第１桁要素ｘ［０］
と乗数Ｙの第１桁要素ｙ［０］とを乗算して、乗算結果
ｐ［０，０］（＝ｘ［０］×ｙ［０］）を出力する。乗
算結果ｐ［０，０］は上位桁ｐ_H ［０，０］と下位桁ｐ
_L ［０，０］とからなる。一桁加算器４３は、乗算結果
ｐ［０，０］の下位桁ｐ_L ［０，０］とレジスタ４２の
値（この場合、“０”）とを加算し、一桁加算結果（ｐ
_L ［０，０］＋０）と桁上げ信号Ｃ［０，０］とを出力
する。この場合、レジスタ４２の値が“０”なので、一
桁加算器４３から出力される一桁加算結果は下位桁ｐ_L
［０，０］に等しい。また、桁上げ信号Ｃ［０，０］も
零である。保持回路４４は、桁上げ信号Ｃ［０，０］を
保持する前は、論理“０”レベルのＣ［０，−１］を保
持している。したがって、インクリメンタ４５は、乗算
結果ｐ［０，０］の下位桁Ｐ_L ［０，０］をそのまま一
桁部分積ｕ［０，０］として出力する。

【００６７】次に、被乗数メモリ１１および乗数メモリ
１２から被乗数Ｘの第１桁要素ｘ［１］および乗数Ｙの
第１桁要素ｙ［０］が供給されると、一桁乗算器４１
は、被乗数Ｘの第２桁要素ｘ［１］と乗数Ｙの第１桁要
素ｙ［０］とを乗算して、乗算結果ｐ［０，１］（＝ｘ
［１］×ｙ［０］）を出力する。乗算結果ｐ［０，１］
は上位桁ｐ_H ［０，１］と下位桁ｐ_L ［０，１］とから
なる。一桁加算器４３は、乗算結果ｐ［０，１］の下位
桁ｐ_L ［０，１］とレジスタ４２の値（この場合、乗算
結果ｐ［０，０］の上位桁ｐ_H ［０，０］）とを加算
し、一桁加算結果（ｐ_L ［０，１］＋ｐ_H ［０，０］）
と桁上げ信号Ｃ［０，１］とを出力する。保持回路４４
は、保持した桁上げ信号Ｃ［０，０］を出力している。
インクリメンタ４５は、桁上げ信号Ｃ［０，０］が論理
“１”レベルなら、一桁加算結果（ｐ_L ［０，１］＋ｐ
_H ［０，０］）を１だけ増加し、そうでなければ一桁加
算結果（ｐ_L ［０，１］＋ｐ_H ［０，０］）を、一桁部
分積ｕ［０，１］として出力する。

【００６８】以下、一桁部分積演算回路１４は、同様の
動作を繰り返す。従って、一桁部分積演算回路１４は、
一般に、下記の数式１０で示される一桁部分積ｕ［ｍ，
ｋ］を出力する。

【００６９】

【数１０】 このようにして一桁部分積演算回路１４によって算出さ
れた一桁部分積ｕ［ｍ，ｋ］は、図５に示すように、Ｍ
行（Ｎ＋１）列の二次元配列で表すことができる。二次
元配列の第１行目は、被乗数Ｘと乗数Ｙの第１桁要素ｙ
［０］との積である第１の部分積Ｐ［０］を表してい
る。すなわち、二次元配列の第１行目の（右側から数え
て）第１〜第（Ｎ＋１）欄は、それぞれ、第１の部分積
Ｐ［０］の１〜（Ｎ＋１）桁に対応している。同様に、
二次元配列の第２行目は、被乗数Ｘと乗数Ｙの第２桁要
素ｙ［１］との積である第２の部分積Ｐ［０］を表して
いる。すなわち、二次元配列の第（ｍ＋１）行第（ｋ＋
１）列の行列要素（一桁部分積ｕ［ｍ，ｋ］）は、第
（ｍ＋１）の部分積Ｐ［ｍ］の（ｋ＋１）桁目を示して
いる。

【００７０】図６を参照すると、一桁積演算回路１８
は、演算部６０と、Ｎ段ＦＩＦＯ型メモリ７０と、コン
トローラ８０とを有する。演算部６０は、後述する第ｉ
の変更部分積Ｐ^＊［ｉ−１］と第（ｉ＋１）の部分積Ｐ
［ｉ］との同一桁に相当する桁要素同士を下位桁から順
次加算することによって、第（ｉ＋１）の変更部分積Ｐ
^＊［ｉ］を下位桁から順次求めると共に、積Ｑの第（ｄ
＋１）桁要素ｑ［ｄ］を出力する。Ｎ段ＦＩＦＯ型メモ
リ７０は第（ｉ＋１）の変更部分積Ｐ^＊［ｉ］を最下位
桁を除いて下位桁側から上位桁側へ順次保持すると共
に、既に保持している第ｉの変更部分積Ｐ^＊［ｉ−１］
を下位桁側から上位桁側へ、順次、演算部６０へ供給す
る。コントローラ８０は選択制御信号ＳＣと出力制御信
号ＯＣとを演算部８０へ供給する。

【００７１】演算部６０は、第１の入力レジスタ６１
と、セレクタ６２と、第２の入力レジスタ６３と、一桁
加算器６４と、保持回路６５と、インクリメンタ６６
と、出力制御回路６７とを有する。

【００７２】第１の入力レジスタ６１は、一桁部分積演
算回路１４から供給されてくる一桁部分積ｕ［ｍ，ｋ］
を保持する。セレクタ６２は、選択制御信号ＳＣに応答
して、Ｎ段ＦＩＦＯ型メモリ７０から出力される第ｉの
変更部分積Ｐ^＊［ｉ−１］の各桁要素と“０”の値のど
ちらか一方を選択する。第２の入力レジスタ６３はセレ
クタ６３の出力値を保持する。一桁加算器６４は、第１
の入力レジスタ６１の出力値と第２の入力レジスタ６３
の出力値とを加算して、一桁加算結果の一桁数と桁上げ
信号とを出力する。保持回路６５は、桁上げ信号を保持
して、保持した桁上げ信号を出力する。インクリメンタ
６６は、保持した桁上げ信号が“桁上げ有り”を示して
いるときは一桁加算結果の一桁数を１だけ増加した値
を、そうでないときには一桁加算結果の一桁数をそのま
ま、出力する。出力制御回路６７は、出力制御信号に応
答して、インクリメンタ６６の出力値を選択的に積Ｑの
第（ｄ＋１）桁要素ｑ［ｄ］として出力すると共に、第
（ｉ＋１）の変更部分積Ｐ^＊［ｉ］の各桁要素としてＮ
段ＦＩＦＯ型メモリ７０へ戻す。

【００７３】Ｎ段ＦＩＦＯ型メモリ７０は初段（第１
段）のレジスタ７０−１から最終段（第Ｎ段）のレジス
タ７０−ＮのＮ個のレジスタで構成されている。図示の
如く、第１のレジスタ７０−１は第ｉの変更部分積Ｐ^＊
［ｉ−１］の第２桁目ｕ^＊［ｉ−１，１］を保持してい
る。同様に、第２のレジスタ７０−２は第ｉの変更部分
積Ｐ^＊［ｉ−１］の第３桁目ｕ^＊［ｉ−１，２］を保持
している。第Ｎ段のレジスタ７０−Ｎは第ｉの変更部分
積Ｐ^＊［ｉ−１］の第（Ｎ＋１）桁目ｕ^＊［ｉ−１，
Ｎ］を保持している。尚、第０の変更部分積Ｐ^＊［−
１］の各桁要素は零の値を持つ。すなわち、ｕ^＊［−
１，１］，ｕ^＊［−１，２］，…，ｕ^＊［−１，Ｎ］は
すべて零の値をもつ。

【００７４】次に、図６に示した一桁積演算回路１８の
動作について説明する。

【００７５】最初に、一桁部分積演算回路１４から第１
の部分積Ｐ［０］を構成する一桁部分積ｕ［０，０］〜
ｕ［０，Ｎ］が供給されたときの動作について説明す
る。まず、Ｎ段ＦＩＦＯ型メモリ７０には初期値として
全て零の値が格納さている。すなわち、第１段乃至第Ｎ
段のレジスタ７０−１〜７０−Ｎには零の値をもつｕ^＊
［−１，１］〜ｕ^＊［−１，Ｎ］が格納されている。こ
の状態で、一桁部分積演算回路１４から第１の部分積Ｐ
［０］の最下位桁、すなわち、一桁部分積ｕ［０，０］
が供給され、第１のレジスタ６１に保持される。コント
ローラ８０からの選択制御信号ＳＣによってセレクタ６
２は“０”を選択し、第２の入力レジスタ６３には
“０”が保持される。従って、一桁加算器６４は一桁加
算結果の一桁数としてｕ［０，０］を、桁上げ信号とし
て“桁上げ無し”を示す信号を出力する。インクリメン
タ６６もｕ［０，０］をそのまま出力する。コントロー
ラ８０からの出力制御信号ＯＣによって、出力制御回路
６７はｕ［０，０］を積Ｑの第１桁要素ｑ［０］として
選択して出力する。

【００７６】引き続いて、一桁部分積演算回路１４から
第１の部分積Ｐ［０］の残りの桁、すなわち、一桁部分
積ｕ［０，１］〜ｕ［０，Ｎ］が順次供給されてくる。
一方、セレクタ６２は選択制御信号ＳＣによりＮ段ＦＩ
ＦＯ型メモリ７０の出力を選択している。したがって、
一桁加算器６４は、一桁部分積ｕ［０，１］〜ｕ［０，
Ｎ］とＮ段ＦＩＦＯ型メモリ７０の出力ｕ^＊［−１，
１］〜ｕ^＊［−１，Ｎ］とを順次加算していくが、第０
の変更部分積Ｐ^＊［−１］の各桁要素ｕ^＊［−１，１］
〜ｕ^＊［−１，Ｎ］は全て零なので、一桁加算結果の一
桁数として、一桁部分積ｕ［０，１］〜ｕ［０，Ｎ］を
そのまま出力する。このとき、一桁加算器６４からの桁
上げはないので、インクリメンタ６６も第１の部分積Ｐ
［０］の一桁部分積ｕ［０，１］〜ｕ［０，Ｎ］をその
まま出力する。コントローラ８０からの出力制御信号Ｏ
Ｃに応答して、出力制御回路６７は第１の部分積Ｐ
［０］の一桁部分積ｕ［０，１］〜ｕ［０，Ｎ］をその
まま第１の変更部分積Ｐ^＊［０］の桁要素ｕ^＊［０，
１］〜ｕ^＊［０，Ｎ］として出力する。その結果、Ｎ段
ＦＩＦＯ型メモリ７０には、第１の変更部分積Ｐ
^＊［０］の桁要素ｕ^＊［０，１］〜ｕ^＊［０，Ｎ］が格
納される。

【００７７】次に、一桁部分積演算回路１４から第２の
部分積Ｐ［１］を構成する一桁部分積ｕ［１，０］〜ｕ
［１，Ｎ］が供給されたときの動作について説明する。

【００７８】先ず、一桁部分積演算回路１４から第２の
部分積Ｐ［１］の最下位桁、すなわち、一桁部分積ｕ
［１，０］が供給され、第１のレジスタ６１に保持され
る。と同時に、コントローラ８０からの選択制御信号Ｓ
Ｃによって、セレクタ６２はＮ段ＦＩＦＯ型メモリ７０
からの第１の変更部分積Ｐ［０］の桁要素ｕ^＊［０，
１］を選択し、第２の入力レジスタ６３にはｕ^＊［０，
１］が保持される。一桁加算器６４はｕ［１，０］とｕ
^＊［０，１］とを加算して、一桁加算結果の一桁数と桁
上げ信号とを出力する。この桁上げ信号は保持回路６５
に保持される。このとき、インクリメンタ６６には“桁
上げ無し“を示す桁上げ信号が供給されているので、イ
ンクリメンタ６６は一桁加算結果の一桁数をそのまま出
力する。コントローラ８０からの出力制御信号ＯＣによ
って、出力制御回路６７はインクリメンタ６６の出力値
ｕ^＊［１，０］を積Ｑの第２桁要素ｑ［１］として選択
して出力する。

【００７９】引き続いて、一桁部分積演算回路１４から
第２の部分積Ｐ［０］の最上位桁を除く桁、すなわち、
一桁部分積ｕ［１，１］〜ｕ［１，Ｎ−１］が順次供給
されてくる。一方、この間、セレクタ６２は選択制御信
号ＳＣによりＮ段ＦＩＦＯ型メモリ７０の出力を選択し
ている。したがって、一桁加算器６４は、第２の部分積
Ｐ［０］の一桁部分積ｕ［１，１］〜ｕ［１，Ｎ−１］
とＮ段ＦＩＦＯ型メモリ７０の出力ｕ^＊［０，２］〜ｕ
^＊［０，Ｎ］とを順次加算して、一桁加算結果の一桁数
と桁上げ信号とを出力する。インクリメンタ６６は、保
持回路６５で保持されている桁上げ信号が“桁上げ有り
“を示しているときは、一桁加算結果の一桁数を１だけ
インクリメントし、そうでなければ、一桁加算結果の一
桁数をそのまま出力する。コントローラ８０からの出力
制御信号ＯＣに応答して、出力制御回路６７はインクリ
メンタ６６の出力値を第２の変更部分積Ｐ^＊［１］の桁
要素ｕ^＊［１，１］〜ｕ^＊［１，Ｎ−１］として出力す
る。その結果、Ｎ段ＦＩＦＯ型メモリ７０には、第２の
変更部分積Ｐ^＊［１］の桁要素ｕ^＊［１，１］〜ｕ
^＊［１，Ｎ−１］が格納される。

【００８０】続いて、一桁部分積演算回路１４から第２
の部分積Ｐ［０］の最上位桁、一桁部分積ｕ［１，Ｎ］
が供給されてくる。一方、このとき、セレクタ６２は選
択制御信号ＳＣにより“０”の値を選択している。した
がって、一桁加算器６４は、第２の部分積Ｐ［１］の一
桁部分積ｕ［１，Ｎ］をそのまま一桁加算結果の一桁数
として出力する。このとき、当然、一桁加算器６４は
“桁上げ無し”を示す桁上げ信号を出力する。インクリ
メンタ６６は、保持回路６５で保持されている桁上げ信
号が“桁上げ有り“を示しているときは、一桁加算結果
の一桁数を１だけインクリメントし、そうでなければ、
一桁加算結果の一桁数をそのまま出力する。コントロー
ラ８０からの出力制御信号ＯＣに応答して、出力制御回
路６７はインクリメンタ６６の出力値を第２の変更部分
積Ｐ^＊［１］の最上位桁要素ｕ^＊［１，Ｎ］として出力
する。したがって、Ｎ段ＦＩＦＯ型メモリ７０には、第
２の変更部分積Ｐ^＊［１］の桁要素ｕ^＊［１，１］〜ｕ
^＊［１，Ｎ］が格納されことになる。

【００８１】以下、一桁部分積演算回路１４から第（Ｍ
−１）の部分積Ｐ［Ｍ−２］を構成する一桁部分積ｕ
［Ｍ−２，０］〜ｕ［Ｍ−２，Ｎ］が供給されたときま
で、一桁積演算回路１８は同様の動作を繰り返す。

【００８２】最後に、一桁部分積演算回路１４から第Ｍ
の部分積Ｐ［Ｍ−１］を構成する一桁部分積ｕ［Ｍ−
１，０］〜ｕ［Ｍ−１，Ｎ］が供給されるときの動作に
ついて説明する。このとき、Ｎ段ＦＩＦＯ型メモリ７０
の第１段乃至第Ｎ段のレジスタ７０−１〜７０−Ｎには
第（Ｍ−１）の変更部分積Ｐ^＊［Ｍ−２］の桁要素ｕ^＊
［Ｍ−２，１］〜ｕ^＊［Ｍ−２，Ｎ］が格納されてい
る。

【００８３】先ず、一桁部分積演算回路１４から第Ｍの
部分積Ｐ［Ｍ−１］の最上位桁を除く桁、すなわち、一
桁部分積ｕ［Ｍ−１，０］〜ｕ［Ｍ−１，Ｎ−１］が順
次供給されてくる。この間、セレクタ６２は選択制御信
号ＳＣによりＮ段ＦＩＦＯ型メモリ７０の出力を選択し
ている。したがって、一桁加算器６４は、第２の部分積
Ｐ［０］の一桁部分積ｕ［Ｍ−１，０］〜ｕ［Ｍ−１，
Ｎ−１］とＮ段ＦＩＦＯ型メモリ７０の出力ｕ^＊［Ｍ−
２，１］〜ｕ^＊［Ｍ−２，Ｎ］とを順次加算して、一桁
加算結果の一桁数と桁上げ信号とを出力する。インクリ
メンタ６６は、保持回路６５で保持されている桁上げ信
号が“桁上げ有り“を示しているときは、一桁加算結果
の一桁数を１だけインクリメントし、そうでなければ、
一桁加算結果の一桁数をそのまま出力する。コントロー
ラ８０からの出力制御信号ＯＣに応答して、出力制御回
路６７はインクリメンタ６６の出力値を積Ｑの第Ｍ乃至
第（Ｍ＋Ｎ−１）桁要素ｑ［Ｍ−１］〜ｑ［Ｍ＋Ｎ−
２］として選択して出力する。

【００８４】引き続いて最後に、一桁部分積演算回路１
４から第Ｍの部分積Ｐ［Ｍ−１］の最上位桁、すなわ
ち、一桁部分積ｕ［Ｍ−１，Ｎ］が供給されてくる。一
方、このとき、セレクタ６２は選択制御信号ＳＣにより
“０”の値を選択している。したがって、一桁加算器６
４は、第Ｍの部分積Ｐ［Ｍ−１］の一桁部分積ｕ［Ｍ−
１，Ｎ］をそのまま一桁加算結果の一桁数として出力す
る。このとき、当然、一桁加算器６４は“桁上げ無し”
を示す桁上げ信号を出力する。インクリメンタ６６は、
保持回路６５で保持されている桁上げ信号が“桁上げ有
り“を示しているときは、一桁加算結果の一桁数を１だ
けインクリメントし、そうでなければ、一桁加算結果の
一桁数をそのまま出力する。コントローラ８０からの出
力制御信号ＯＣに応答して、出力制御回路６７はインク
リメンタ６６の出力値を積Ｑの第（Ｍ＋Ｎ）桁要素ｑ
［Ｍ＋Ｎ−１］として選択して出力する。

【００８５】尚、上記実施例では、Ｎ段ＦＩＦＯ型メモ
リ７０は初期値として零の値を保持しているとしたが、
任意の値を保持しても良い。この場合、一桁部分積演算
回路１４から第１の部分積Ｐ［０］を構成する一桁部分
積ｕ［０，０］〜ｕ［０，Ｎ］が供給されている間、セ
レクタ６２は“０”の値を選択するようにすれば良い。

【００８６】本発明は上述した実施例に限定せず、本発
明の要旨を変更しない範囲で種々の変更が可能なのは勿
論である。

【００８７】

【発明の効果】以上説明したように本発明は、基本的に
少数の一桁の演算回路のみを使用して高精度でかつ高桁
の乗算を行えるので、ハードウェア量を少なくすること
ができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施の形態による高精度高桁乗算装
置を示すブロック図である。

【図２】図１に示した高精度高桁乗算装置に使用される
オペランド読出し回路を示すブロック図である。

【図３】図２に示したオペランド読出し回路の動作を説
明するために使用されるアドレスマップである。

【図４】図１に示した高精度高桁乗算装置に使用される
一桁部分積演算回路を示すブロック図である。

【図５】図４に示した一桁部分積演算回路で求められた
一桁部分積を二次元配列で示す図である。

【図６】図１に示した高精度高桁乗算装置に使用される
一桁積演算回路を示すブロック図である。

【符号の説明】

１１ 被乗数メモリ １２ 乗数メモリ １３ オペランド読出し回路 １４ 一桁部分積演算回路 １８ 一桁積演算回路 １９ 積メモリ ２０ 格納回路 ２１ 第１のアップカウンタ ２２ 第２のアップカウンタ ２３ 比較器 ４１ 一桁乗算器 ４２ レジスタ ４３ 一桁加算器 ４４ 保持回路 ４５ インクリメンタ ６０ 演算部 ６１ 第１の入力レジスタ ６２ セレクタ ６３ 第２の入力レジスタ ６４ 一桁加算器 ６５ 保持回路 ６６ インクリメンタ ６７ 出力制御回路 ７０ Ｎ段ＦＩＦＯ型メモリ ８０ コントローラ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/52 310

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 Ｌ（Ｌ≧３）進数で表される第１乃至第
   Ｎ桁要素ｘ［０］〜ｘ［Ｎ−１］から成るＮ（Ｎ≧３）
   桁の被乗数Ｘと上記Ｌ進数で表される第１乃至第Ｍ桁要
   素ｙ［０］〜ｙ［Ｍ−１］から成るＭ（Ｍ≧３）桁の乗
   数Ｙとを乗算し、上記被乗数Ｘと上記乗数Ｙとの積Ｑを
   高精度で求める乗算装置であって、上記積Ｑは第１乃至
   第Ｄ桁要素ｑ［０］〜ｑ［Ｄ−１］から成るＤ（Ｄ＝Ｎ
   ＋Ｍ）桁の上記Ｌ進数で表され、 上記被乗数Ｘの第１乃至第Ｎ桁要素ｘ［０］〜ｘ［Ｎ−
   １］をそれぞれ第０乃至第（Ｎ−１）の被乗数アドレス
   Ａｘ［０］〜Ａｘ［Ｎ−１］に記憶する被乗数記憶手段
   （１１）と、 上記乗数Ｙの第１乃至第Ｍ桁要素ｙ［０］〜ｙ［Ｍ−
   １］をそれぞれ第０乃至第（Ｍ−１）の乗数アドレスＡ
   ｙ［０］〜Ａｙ［Ｍ−１］に記憶する乗数記憶手段（１
   ２）と、 第１の変数ｎ（０≦ｎ≦Ｎ−１）を０からＮ−１へ昇順
   に変化することを繰り返しながら、その繰り返し毎に第
   ２の変数ｍ（０≦ｍ≦Ｍ−１）を０からＭ−１へ昇順に
   変化させることによって、上記被乗数Ｘの第（ｎ＋１）
   桁要素ｘ［ｎ］及び上記乗数Ｙの第（ｍ＋１）桁要素ｙ
   ［ｍ］をそれぞれ上記被乗数記憶手段の第ｎの被乗数ア
   ドレスＡｘ［ｎ］及び上記乗数記憶手段の第ｍの乗数ア
   ドレスＡｙ［ｍ］から順次読み出すオペランド読出し手
   段（１３）と、 上記被乗数記憶手段及び上記乗数記憶手段からそれぞれ
   上記乗数Ｘの第（ｎ＋１）桁要素ｘ［ｎ］及び上記乗数
   Ｙの第（ｍ＋１）桁要素ｙ［ｍ］を順次受け、二桁以上
   の演算手段を含まない一桁の演算手段を使用して、一桁
   部分積ｕ［ｍ，ｋ］（０≦ｋ≦Ｎ）を順次求める一桁部
   分積演算手段（１４）であって、該一桁部分積演算手段
   は、それぞれ上記乗数Ｙの第１乃至第Ｍ桁要素ｙ［０］
   〜ｙ［Ｍ−１］に対応する第１乃至第Ｍの部分積Ｐ
   ［０］〜Ｐ［Ｍ−１］を下位桁から順次出力し、第（ｍ
   ＋１）の部分積Ｐ［ｍ］はｕ［ｍ，０］〜ｕ［ｍ，Ｎ］
   の（Ｎ＋１）桁で表される、上記一桁部分積演算手段
   （１４）と、 上記一桁部分積ｕ［ｍ，ｋ］を順次受け、二桁以上の演
   算手段を含まない単一の一桁の演算手段を使用して、第
   ３の変数ｉ（０≦ｉ≦Ｍ−１）の小さい方から２つの部
   分積をペアとして、第ｉの変更部分積Ｐ^*［ｉ−１］
   （但し、第０の変更部分積Ｐ^*［−１］の各桁要素は零
   に等しい）と第（ｉ＋１）の部分積Ｐ［ｉ］との同一桁
   に相当する桁要素同士を下位桁から順次加算することに
   よって、第（ｉ＋１）の変更部分積Ｐ^*［ｉ］を下位桁
   から順次求めていき、これによって上記積Ｑの第（ｄ＋
   １）桁要素ｑ［ｄ］（０≦ｄ≦Ｄ−１）を第１桁要素
   ［０］から第Ｄ桁要素ｑ［Ｄ−１］へ昇順に求める一桁
   積演算手段（１８）と、 上記積Ｑを記憶するための積記憶手段（１９）と、 上記積の上記第１乃至第Ｄ桁要素ｑ［０］〜ｑ［Ｄ−
   １］をそれぞれ上記積記憶手段の第０乃至第（Ｄ−１）
   の積アドレスＡｑ［０］〜Ａｑ［Ｄ−１］へ順次格納す
   る格納手段（２０）とを有する高精度高桁乗算装置。
2. 【請求項２】 上記オペランド読出し手段（１３）は、 クロック信号に同期してカウントアップし、第１のカウ
   ント信号を上記第ｎの被乗数アドレスＡｘ［ｎ］として
   出力する第１のアップカウンタ（２１）と、 上記第１のカウント信号と“Ｎ”とを比較し、それらの
   間が一致したときに一致信号を出力する比較器と、 スタート信号によって“０”の初期値にリセットされ、
   前記一致信号に同期してカウントアップし、第２のカウ
   ント信号を上記第ｍの乗数アドレスＡｘ［ｍ］として出
   力する第２のアップカウンタ（２２）と、 上記スタート信号と上記一致信号との論理和を取り、論
   理和結果信号を出力し、該論理和結果信号によって上記
   第１のアップカウンタを“０”の初期値にリセットする
   論理和回路（２４）と、 上記論理和結果信号をリセット信号として上記一桁部分
   積演算手段（１４）へ供給する手段（２５）とを有する
   請求項１に記載の高精度高桁乗算装置。
3. 【請求項３】 上記一桁部分積演算手段（１４）は、 上記被乗数Ｘの第（ｎ＋１）桁要素ｘ［ｎ］と上記乗数
   Ｙの第（ｍ＋１）桁要素ｙ［ｍ］とを乗算して、上位桁
   ｐ_H［ｍ，ｎ］と下位桁ｐ_L［ｍ，ｎ］とからなる二桁の
   乗算結果ｐ［ｍ，ｎ］を出力する一桁乗算器（４１）
   と、 上記リセット信号に応答して“０”にリセットされると
   共に、上記乗算結果ｐ［ｍ，ｎ］の上記上位桁ｐ
   _H［ｍ，ｎ］を保持して、保持した上位桁ｐ_H［ｍ，ｋ−
   １］を出力するレジスタ（４２）と、 上記乗算結果ｐ［ｍ，ｎ］の上記上位桁ｐ_L［ｍ，ｎ］
   と上記保持した上位桁ｐ_H［ｍ，ｋ−１］とを加算し
   て、一桁加算結果（ｐ_L［ｍ，ｎ］＋ｐ_H［ｍ，ｋ−
   １］）の一桁数と桁上げ信号Ｃ［ｍ，ｎ］とを出力する
   一桁加算器（４３）と、 上記桁上げ信号Ｃ［ｍ，ｎ］を保持して、保持した桁上
   げ信号Ｃ［ｍ，ｋ−１］を出力する保持回路（４４）
   と、 上記保持した桁上げ信号Ｃ［ｍ，ｋ−１］が“桁上げ有
   り”を示しているときは上記一桁加算結果の一桁数を１
   だけ増加した値を、そうでないときには上記一桁加算結
   果の一桁数をそのまま、上記一桁部分積ｕ［ｍ，ｋ］と
   して出力するインクリメンタ（４５）とを有する請求項
   ２に記載の高精度高桁乗算装置。
4. 【請求項４】 上記一桁積演算手段（１８）は、 上記第ｉの変更部分積Ｐ^*［ｉ−１］と上記第（ｉ＋
   １）の部分積Ｐ［ｉ］との同一桁に相当する桁要素同士
   を下位桁から順次加算することによって、上記第（ｉ＋
   １）の変更部分積Ｐ^*［ｉ］を下位桁から順次求めると
   共に、上記積Ｑの第（ｄ＋１）桁要素ｑ［ｄ］を出力す
   る演算部（６０）と、 上記第（ｉ＋１）の変更部分積Ｐ^*［ｉ］を最下位桁を
   除いて下位桁側から上位桁側へ順次保持すると共に、既
   に保持している上記第ｉの変更部分積Ｐ^*［ｉ−１］を
   下位桁側から上位桁側へ順次上記演算部へ供給するＮ段
   ＦＩＦＯ型メモリ（７０）とを有する、請求項１に記載
   の高精度高桁乗算装置。
5. 【請求項５】 上記演算部（６０）は、 上記一桁部分積ｕ［ｍ，ｋ］を保持する第１の入力レジ
   スタ（６１）と、 選択制御信号に応答して、上記Ｎ段ＦＩＦＯ型メモリか
   ら出力される上記第ｉの変更部分積Ｐ^*［ｉ−１］の各
   桁要素と“０”の値のどちらか一方を選択するセレクタ
   （６２）と、 上記セレクタの出力値を保持する第２の入力レジスタ
   （６３）と、 上記第１の入力レジスタの出力値と上記第２の入力レジ
   スタの出力値とを加算して、一桁加算結果の一桁数と桁
   上げ信号とを出力する一桁加算器（６４）と、 上記桁上げ信号を保持して、保持した桁上げ信号を出力
   する保持回路（６５）と、 上記保持した桁上げ信号が“桁上げ有り”を示している
   ときは上記一桁加算結果の一桁数を１だけ増加した値
   を、そうでないときには上記一桁加算結果の一桁数をそ
   のまま、出力するインクリメンタ（６６）と、 出力制御信号に応答して、上記インクリメンタの出力値
   を選択的に上記積Ｑの第（ｄ＋１）桁要素ｑ［ｄ］とし
   て出力すると共に、上記第（ｉ＋１）の変更部分積Ｐ^*
   ［ｉ］の各桁要素として上記Ｎ段ＦＩＦＯ型メモリへ戻
   す出力制御回路（６７）とを有する請求項４に記載の高
   精度高桁乗算装置。