JP3105577B2

JP3105577B2 - 分割積型乗算装置

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Publication number: JP3105577B2
Application number: JP03172711A
Authority: JP
Inventors: 愛介片山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-07-13
Filing date: 1991-07-12
Publication date: 2000-11-06
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Also published as: JPH04348422A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は乗算装置に関し、特に、
高桁数値の乗算を行うことが可能な乗算装置に関する。

【０００２】

【従来の技術】高桁数値の乗算は非線形計画法（ＮＰ）
問題を解く過程とか階乗計算を含む科学技術の数値計算
過程でしばしば現れる。数値が２０億以下であれば、３
２ビット以下の数値として３２ビットの乗算プロセッサ
などで１クロックで乗算が可能である。

【０００３】従来、それ以上の桁の数値に対しては、浮
動小数点演算を使用せざるを得ず、従って、高精度で乗
算を行うことが不可能である。微小な誤差が許される場
合は浮動小数点演算でも構わない。しかしながら、誤差
の累積が許されない場合もあり、浮動小数点演算では解
決できない問題が増大しつつある。

【０００４】このように、科学技術が進歩した現在で
は、ますます高桁数値の高精度乗算が要求されるように
なってきている。

【０００５】次に、従来の乗算方式について説明する。

【０００６】周知のように、計算機で実行される乗算に
は２進数の数値が使用される。被乗数及び乗数がそれぞ
れＮ桁及びＭ桁であるとする。この場合、従来の乗算方
式では、原則的に乗数の桁数に等しいＭ個の部分積があ
り、この部分積を左へ１桁づつシフトさせて加算するの
が一般的である。ここで、乗数のビットが“０”の桁に
対応する部分積は省くことができ、ビットが“１”の桁
に対応する部分積は被乗数のビット列を並べたもので構
成できる。３２ビット×３２ビットを越える乗算は部分
積の数と桁数が極めて大きくなる。その結果、従来の乗
算方式では、多数の部分積を記憶するために、乗算に大
きな記憶領域を必要とする。

【０００７】これを改良・改善するため、桁上げの遅れ
を補償するＣＬＡ回路（キャリー先見回路）やキャリー
セーブ回路、あるいは部分積の数を半分とするブースの
乗算器などが採用されている。

【０００８】

【発明が解決しようとする課題】このような改良・改善
にも拘らず、通常の乗算方式では、ビット数が増大する
と、整数乗算が実施困難となる。その為、乗算すべき数
値が高桁となると部分積の数が増し、これが部分積を加
算する際に発生する桁上りの回数を増大させ、高桁数値
の乗算を困難にしている。その結果、最悪の場合、乗算
のために長時間の演算時間を必要とする。

【０００９】したがって本発明の目的は、高精度で高桁
数値の乗算を行うことが可能な乗算装置を提供すること
にある。

【００１０】本発明の他の目的は、乗算のために大きな
記憶領域を必要としない乗算装置を提供することにあ
る。

【００１１】

【課題を解決するための手段】本発明では、従来の部分
積に基づく乗算方式とは全く異なる分解した積を使用す
る。この分解した積を、この明細書では分割積と呼ぶ。
従って、本発明による乗算装置を“分割積型乗算装置”
と呼ぶことにする。

【００１２】本発明の要旨を説明すると、分割積型乗算
装置は、Ｌ（Ｌ≧２）進数で表される第０乃至第（Ｎ−
１）桁ｘ［０］〜ｘ［Ｎ−１］のＮ（Ｎ≧３）桁の被乗
数Ｘと上記Ｌ進数で表される第０乃至第（Ｍ−１）桁ｙ
［０］〜ｙ［Ｍ−１］のＭ（Ｍ≧３）桁の乗数Ｙとを乗
算し、上記被乗数Ｘと上記乗数Ｙとの積Ｑを求める。上
記積Ｑは第０乃至第（Ｎ＋Ｍ−１）桁ｑ［０］〜ｑ［Ｎ
＋Ｍ−１］の（Ｎ＋Ｍ）桁の上記Ｌ進数で表される。

【００１３】

【００１４】本発明のある態様によれば、上述した分割
積型乗算装置は、上記被乗数Ｘの第０乃至第（Ｎ−１）
桁ｘ［０］〜ｘ［Ｎ−１］をそれぞれ第０乃至第（Ｎ−
１）被乗数アドレスに記憶する被乗数記憶手段と、上記
乗数Ｙの第０乃至第（Ｍ−１）桁ｙ［０］〜ｙ［Ｍ−
１］をそれぞれ第０乃至第（Ｍ−１）乗数アドレスに記
憶する乗数記憶手段と、位数ｋ（ｋ＝ｉ＋ｊ）を０から
（Ｎ＋Ｍ−２）へ上記位数ｋが順次昇順に大きくなるよ
うに変化することによって、上記被乗数Ｘの第ｉ（０≦
ｊ≦Ｎ−１）桁ｘ［ｉ］及び上記乗数Ｙの第ｊ（０≦ｊ
≦Ｍ−１）桁ｙ［ｊ］をそれぞれ上記被乗数記憶手段の
第ｉ被乗数アドレス及び上記乗数記憶手段の第ｊ乗数ア
ドレスから順次読み出す読出し手段と、上記被乗数Ｘの
上記第ｉ桁ｘ［ｉ］と上記乗数Ｙの上記ｊ桁ｙ［ｊ］と
の分割積ｐ（ｘ［ｉ］，ｙ［ｊ］）を求める分割積演算
手段と、上記分割積ｐ（ｘ［ｉ］，ｙ［ｊ］）を上記位
数ｋの小さいものから順次累積して、上記積Ｑを第０桁
ｑ［０］から第（Ｎ＋Ｍ−１）桁ｑ［Ｎ＋Ｍ−１］へ昇
順に順次出力する累積手段と、上記積Ｑを記憶するため
の積記憶手段と、上記積Ｑの上記第０乃至第（Ｎ＋Ｍ−
１）桁ｑ［０］〜ｑ［Ｎ＋Ｍ−１］をそれぞれ上記積記
憶手段の第０乃至第（Ｎ＋Ｍ−１）積アドレスへ順次格
納する格納手段と、を有し、上記累積手段は、上記分割
積ｐ（ｘ［ｉ］，ｙ［ｊ］）を保持する分割積保持レジ
スタと、累積途中結果を保持すると共に、等しい上記位
数ｋを共通に持つ上記分割積ｐ（ｘ［ｉ］，ｙ［ｊ］）
に対する累積の実行が終了する度に供給される、右シフ
トパルスに応答してその保持内容を右に１桁だけシフト
アウトするシフトレジスタと、上記分割積保持レジスタ
の内容と上記シフトレジスタの内容とを加算し、該加算
結果を上記累積途中結果として上記シフトレジスタに戻
す加算器とから構成されることを特徴とする。

【００１５】

【作用】次に、本発明の分割積型乗算装置の原理につい
て説明する。

【００１６】周知のように、乗算装置は、２つの数値、
すなわち、被乗数Ｘに乗数Ｙを掛けて、被乗数Ｘと乗数
Ｙとの積Ｑを出力する装置である。一般に、被乗数Ｘは
Ｎ（Ｎ≧３）桁からなり、乗数ＹはＭ（Ｍ≧３）桁から
なる。この場合、積Ｑは（Ｎ＋Ｍ）桁からなる。被乗数
Ｘ、乗数Ｙおよび積Ｑの各々は、一般に、Ｌ（Ｌ≧２）
進数で表される。

【００１７】このような事情のもとでは、被乗数Ｘは第
０乃至第（Ｎ−１）桁ｘ［０］〜ｘ［Ｎ−１］で表され
る。乗数Ｙは第０乃至第（Ｍ−１）桁ｙ［０］〜ｙ［Ｍ
−１］で表せる。そして、積Ｑは第０乃至第（Ｎ＋Ｍ−
１）桁ｑ［０］〜ｑ［Ｎ＋Ｍ−１］で表される。

【００１８】もし被乗数Ｘ、乗数Ｙおよび積Ｑの各々が
１０進法（Ｌ＝１０）で表されるなら、被乗数Ｘ、乗数
Ｙおよび積Ｑの各々は４ビットすなわち２進化１０進
（ＢＣＤ）コードで表される。被乗数Ｘおよび乗数Ｙが
４桁（Ｎ＝Ｍ＝４）で、それぞれ、Ｘ＝２８６７および
Ｙ＝５３０４の場合、被乗数Ｘおよび乗数Ｙは、それぞ
れ、以下のような、第０乃至第３桁ｘ［０］〜ｘ［３］
および第０乃至第３桁ｙ［０］〜ｙ［３］によって表さ
れる。

【００１９】ｘ［０］＝７，ｘ［１］＝６，ｘ［２］＝８，ｘ［３］＝２，ｙ［０］＝４，ｙ［１］＝０，ｙ［２］＝３，ｙ［３］＝５．分割積ｐ（ｘ［ｉ］，ｙ［ｊ］）は、下記の数式１によ
って、被乗数Ｘの第ｉ（０≦ｉ≦Ｎ−１）桁ｘ［ｉ］と
乗数Ｙの第ｊ（０≦ｊ≦Ｍ−１）桁ｙ［ｊ］との積とし
て定義される。

【００２０】

【数１】

【００２１】また、第１の変数ｉと第２の変数ｊとの和
は、下記の数式２で表される、整数ｋを規定する。

【００２２】

【数２】

【００２３】この整数を分割積ｐ（ｘ［ｉ］，ｙ
［ｊ］）の位数と呼ぶ。例えば、被乗数Ｘの第２桁ｘ
［２］と乗数Ｙの第０桁ｙ［０］が、上記例のように、
それぞれ、８および４に等しいとき（ｘ［２］＝８，ｙ
［０］＝４）、分割積ｐ（ｘ［２］，ｙ［０］）は３２
に等しく（ｐ（ｘ［２］，ｙ［０］）＝３２）、位数ｋ
は２に等しい（ｋ＝２）。分割積ｐ（ｘ［２］，ｙ
［０］）は積Ｑの第２桁１０²の位に位置する。一般
に、位数ｋをもつ分割積ｐ（ｘ［ｉ］，ｙ［ｊ］）は、
積Ｑの第ｋ桁Ｌ^kの位に位置する。

【００２４】従って、被乗数Ｘの第０乃至第（Ｎ−１）
桁ｘ［０］〜ｘ［Ｎ−１］をそれぞれ被乗数記憶手段の
第０乃至第（Ｎ−１）被乗数アドレスに記憶し、乗数Ｙ
の第０乃至第（Ｍ−１）桁ｙ［０］〜ｙ［Ｍ−１］をそ
れぞれ乗数記憶手段の第０乃至第（Ｍ−１）乗数アドレ
スに記憶しておき、読出し手段によって、位数ｋを０か
ら（Ｎ＋Ｍ−２）へ位数ｋが順次昇順に大きくなるよう
に変化することによって、被乗数Ｘの第ｉ（０≦ｊ≦Ｎ
−１）桁ｘ［ｉ］及び乗数Ｙの第ｊ（０≦ｊ≦Ｍ−１）
桁ｙ［ｊ］をそれぞれ被乗数記憶手段の第ｉ被乗数アド
レス及び乗数記憶手段の第ｊ乗数アドレスから順次読み
出すことにより、位数ｋが同じとなる演算の組み合わせ
をまとめて行うことができ、これによって、積Ｑは、累
積手段によって、分割積ｐ（ｘ［ｉ］，ｙ［ｊ］）を位
数ｋの小さいものから順次累積することによって、第０
桁ｑ［０］から第（Ｎ＋Ｍ−１）桁ｑ［Ｎ＋Ｍ−１］へ
昇順に順次得られる。累積手段は、分割積ｐ（ｘ
［ｉ］，ｙ［ｊ］）を保持する分割積保持レジスタと、
累積途中結果を保持すると共に、等しい位数ｋを共通に
持つ分割積ｐ（ｘ［ｉ］，ｙ［ｊ］）に対する累積の実
行が終了する度に供給される、右シフトパルスに応答し
てその保持内容を右に１桁だけシフトアウトするシフト
レジスタと、分割積保持レジスタの内容とシフトレジス
タの内容とを加算し、この加算結果を累積途中結果とし
てシフトレジスタに戻す加算器とから構成されている。
このように、積Ｑの各桁の値が確定する度に、当該桁の
値がシフトレジスタからシフトアウトされるので、累積
手段のハードウェア量が少なくて済む。

【００２５】ところで、分割積ｐ（ｘ［ｉ］，ｙ
［ｊ］）はＮ行×Ｍ列の整数型要素から成る二次元配列
として構成できる。換言すれば、分割積ｐ（ｘ［ｉ］，
ｙ［ｊ］）は二次元配列の（ｉ＋１）行（ｊ＋１）列の
整数要素に対応づけられる。このような二次元配列は、
既に、スコットランドの数学者である、ネーピア（１５
５０〜１６１７）によって、１６１７年に「ネーピアの
骨」と呼ばれる装置と等価である。この装置は乗算と除
算の計算を容易にする。それは、各々が９つに等分割さ
れた骨棒からなる。しかしながら、そのような二次元配
列は、被乗数Ｘおよび乗数Ｙの各々が多数の桁によって
表されるとき、大きな記憶領域を必要とする。後述する
ように、分割積型乗算装置は大きな記憶領域を必要とす
ることなく乗算を実行する。

【００２６】

【実施例】以下、本発明の実施例について図面を参照し
て説明する。

【００２７】図１を参照すると、本発明の一実施例によ
る分割積型乗算装置は、Ｌ（Ｌ≧２）進数で表される第
０乃至第（Ｎ−１）桁ｘ［０］〜ｘ［Ｎ−１］のＮ（Ｎ
≧２）桁の被乗数ＸとＬ進数で表される第０乃至第（Ｍ
−１）桁ｙ［０］〜ｙ［Ｍ−１］のＭ（Ｍ≧２）桁の乗
数Ｙとを乗算し、被乗数Ｘと乗数Ｙとの積Ｑを求める。
積Ｑは第０乃至第（Ｎ＋Ｍ−１）桁ｑ［０］〜ｑ［Ｎ＋
Ｍ−１］の（Ｎ＋Ｍ）桁のＬ進数で表される。

【００２８】被乗数Ｘは被乗数メモリ１１に格納され、
乗数Ｙは乗数メモリ１２に格納されている。もっと詳細
に述べると、被乗数メモリ１１の第０乃至第（Ｎ−１）
被乗数アドレスＡｘ［０］〜Ａｘ［Ｎ−１］には、それ
ぞれ被乗数Ｘの第０乃至第（Ｎ−１）桁ｘ［０］〜ｘ
［Ｎ−１］が格納されている。同様に、乗数メモリ１２
の第０乃至第（Ｍ−１）乗数アドレスＡｙ［０］〜Ａｙ
［Ｍ−１］には、それぞれ乗数Ｙの第０乃至第（Ｍ−
１）桁ｙ［０］〜ｙ［Ｍ−１］が格納されている。

【００２９】被乗数メモリ１１と乗数メモリ１２とは読
出し回路１３によってアクセスされ、その内容が読み出
される。すなわち、読出し回路１３は、位数ｋ（ｋ＝ｉ
＋ｊ）を０から（Ｎ＋Ｍ−２）へ昇順に順次変化するこ
とによって、被乗数Ｘの第ｉ（０≦ｉ≦Ｎ−１）桁ｘ
［ｉ］及び乗数Ｙの第ｊ（０≦ｊ≦Ｍ−１）桁ｙ［ｊ］
をそれぞれ被乗数メモリ１１の第ｉ被乗数アドレス及び
乗数メモリ１２の第ｊ乗数アドレスから順次読み出す。
読出し回路１３の詳細については後で説明する。

【００３０】被乗数メモリ１１と乗数メモリ１２とは第
１及び第２のデータ線１６及び１７を介して乗算回路１
４に接続されている。被乗数メモリ１１及び乗数メモリ
１２から読み出された被乗数Ｘの第ｉ桁ｘ［ｉ］及び乗
数Ｙの第ｊ桁ｙ［ｊ］の対は、第１及び第２のデータ線
１６及び１７を介して乗算回路１４へ送出される。従っ
て、第１及び第２のデータ線１６及び１７は、一纏めに
して、乗算回路１４へ被乗数Ｘの第ｉ桁ｘ［ｉ］及び乗
数Ｙの第ｊ桁ｙ［ｊ］を供給する供給手段として働く。

【００３１】乗算回路１４は被乗数Ｘの第ｉ桁ｘ［ｉ］
と乗数Ｙの第ｊ桁ｙ［ｊ］との分割積ｐ（ｘ［ｉ］，ｙ
［ｊ］）を計算する。乗算回路１４は分割積演算手段と
して働く。乗算回路１４の一例については後述する。

【００３２】乗算回路１４で計算された分割積ｐ（ｘ
［ｉ］，ｙ［ｊ］）は累積回路１８に供給される。累積
回路１８は、位数ｋの等しい分割積を選択することによ
って、分割積ｐ（ｘ［ｉ］，ｙ［ｊ］）を位数ｋの小さ
いものから順次累積する。累積回路１８は、積Ｑすなわ
ち第ｄ桁（０≦ｄ≦Ｎ＋Ｍ−１）ｑ［ｄ］を、第０桁ｑ
［０］から第（Ｎ＋Ｍ−１）桁ｑ［Ｎ＋Ｍ−１］へ昇順
に順次出力する。累積回路１８の詳細な構成については
後で説明する。

【００３３】積メモリ１９は積Ｑを記憶するためのもの
である。累積回路１８から出力された積Ｑは格納回路２
０によって積メモリ１９に格納される。詳細に述べる
と、格納回路２０は、積Ｑの第０乃至第（Ｎ＋Ｍ−１）
桁ｑ［０］〜ｑ［Ｎ＋Ｍ−１］をそれぞれ積メモリ１９
の第０乃至第（Ｎ＋Ｍ−１）積アドレスＡｑ［０］〜Ａ
ｑ［Ｎ＋Ｍ−１］に格納する。

【００３４】乗算回路１４は指数変換型乗算器であって
も良い。指数変換型乗算器には、被乗数Ｘの第ｉ桁ｘ
［ｉ］と乗数Ｙの第ｊ桁ｙ［ｊ］とが一対の剰余数とし
て供給される。もし必要なら、そのような指数変換型乗
算器の詳細については、本発明者が既に『複数法形高速
乗算装置』という名称で提案した特公昭６０−４２９６
５号公報を参照されたい。

【００３５】図２を参照すると、乗算回路すなわち指数
変換型乗算器１４は、被乗数／指数変換回路２１と、乗
数／指数変換回路２２と、加算回路２３と、逆指数変換
回路２４とを有する。

【００３６】被乗数／指数変換回路２１は被乗数Ｘの第
ｉ桁ｘ［ｉ］を第１の指数ａ［ｉ］に指数変換する。同
様に、乗数／指数変換回路２２は乗数Ｙの第ｊ桁ｙ
［ｊ］を第２の指数ｂ［ｊ］に指数変換する。加算回路
２３は第１の指数ａ［ｉ］と第２の指数ｂ［ｊ］のモジ
ュロＬ²指数和（ａ［ｉ］＋ｂ［ｊ］）ｍｏｄＬ²を求
める。逆指数変換回路２４はモジュロＬ²指数和（ａ
［ｉ］＋ｂ［ｊ］）ｍｏｄＬ²を逆指数変換して分割積
ｐ（ｘ［ｉ］，ｙ［ｊ］）を求める。

【００３７】被乗数／指数変換回路２１及び乗数／指数
変換回路２２の各々は、下記の表１に従って、指数変換
を行う。

【００３８】

【表１】

【００３９】表１はＬが１０に等しい（Ｌ＝１０）場合
の、剰余数と指数との対応を示している。

【００４０】逆指数変換回路２４は、下記の表２に従っ
て、逆指数変換を行う。

【００４１】

【表２】

【００４２】表２は指数と剰余数との対応を示してい
る。

【００４３】例えば、もし被乗数Ｘの第ｉ桁ｘ［ｉ］及
び乗数Ｙの第ｊ桁ｙ［ｊ］がそれぞれ７および９に等し
ければ、表１から明らかなように、第１の指数ａ［ｉ］
及び第２の指数ｂ［ｊ］はそれぞれ９および３８に等し
い、モジュロＬ²指数和（ａ［ｉ］＋ｂ［ｊ］）ｍｏｄ
１０²は４７に等しい、従って、分割積ｐ（ｘ［ｉ］，
ｙ［ｊ］）は、表１から明らかなように、６３に等し
い。

【００４４】勿論、乗算回路１４は、周知の乗算器、例
えば、上記３２ビット乗算プロセッサでも良い。この場
合、Ｌは２³²に等しい。

【００４５】図３を参照すると、累積回路１８は、ＭＤ
レジスタ２６と、加算器２７と、ＡＣＣレジスタ２８
と、ＭＱレジスタ２９とを有する。ＡＣＣレジスタ２８
とＭＱレジスタ２９とは互いに接続され、１つの大きな
シフトレジスタとして働く。ＡＣＣレジスタ２８とＭＱ
レジスタ２９とは一纏めにしてＡＣＣ−ＭＱレジスタと
呼ばれる。ＭＤレジスタ２６には乗算回路１４（図１）
から分割積ｐ（ｘ［ｉ］，ｙ［ｊ］）が順次供給され
る。ＭＤレジスタ２６は加算器２７の左側入力端子に接
続されている。加算器２７はＡＣＣ−ＭＱレジスタに接
続された出力端子をもつ。ＡＣＣ−ＭＱレジスタは加算
器２７の右側入力端子に接続されている。ＡＣＣ−ＭＱ
には、後述するように、右シフト（ＲＳ）パルスが供給
される。

【００４６】累積動作を始めるために、ＡＣＣ−ＭＱレ
ジスタはクリアされ、零にリセットされる。

【００４７】第１のステージにおいて、ＭＤレジスタ２
６には分割積ｐ（ｘ［０］，ｙ［０］）がロードされ
る。ＭＤレジスタ２６の内容とＡＣＣ−ＭＱレジスタの
内容が加算器２７によって加算される。結果の和はＡＣ
Ｃ−ＭＱレジスタに戻される。右シフトパルスが供給さ
れると、ＡＣＣ−ＭＱレジスタは右に１桁だけシフトさ
れる。その結果、ＭＱレジスタ２９の内容は積Ｑの第０
桁ｑ［０］としてシフトアウトされ、ＡＣＣレジスタ２
８の１つの低桁はＭＱレジスタ２９にその新しい内容と
して置かれる。

【００４８】次の第２のステージにおいて、ＭＤレジス
タ２６には分割積ｐ（ｘ［０］，ｙ［１］）がロードさ
れる。ＭＤレジスタ２６の内容とＡＣＣ−ＭＱレジスタ
の内容が加算器２７によって加算される。結果の和はＡ
ＣＣ−ＭＱレジスタに戻される。続いて、ＭＤレジスタ
２６の内容とＡＣＣ−ＭＱレジスタの内容が加算器２７
によって加算される。結果の和はＡＣＣ−ＭＱレジスタ
に戻される。従って、累積が、１に等しい位数ｋを共通
に持つ分割積ｐ（ｘ［１］，ｙ［０］）と分割積ｐ（ｘ
［０］，ｙ［１］）とに対して実行される。右シフトパ
ルスが供給されると、ＡＣＣ−ＭＱレジスタは右に１桁
だけシフトされる。その結果、ＭＱレジスタ２９の内容
は積Ｑの第１桁ｑ［１］としてシフトアウトされ、ＡＣ
Ｃレジスタ２８の１つの低桁はＭＱレジスタ２９にその
新しい内容として置かれる。

【００４９】同様な動作が分割積ｐ（ｘ［Ｎ−１］，ｙ
［Ｍ−１］）が使用されるまで繰り返される。このよう
に、積Ｑの各桁の値が確定する度に、その値がシフトレ
ジスタからシフトアウトされるので、累積回路１４のハ
ードウェア量が少なくて済む。

【００５０】図１乃至図３を参照して説明した乗算装置
の実際の動作について説明する。次を仮定する。第１の
予め定められた自然数Ｎは３に等しい。第２の予め定め
られた自然数Ｍは第１の予め定められた自然数Ｎに等し
い。予め定められた整数Ｌは１０に等しい。乗算装置
は、それぞれ１０進で４５６および１０進で７８９に等
しい被乗数Ｘと乗数Ｙの積Ｑを計算する。ＭＱレジスタ
２９は４ビットレジスタで、ＡＣＣレジスタ２８は１６
ビットレジスタである。

【００５１】図示の例において、被乗数Ｘは、以下によ
って与えられる第０乃至第２桁ｘ［０］〜ｘ［２］によ
って表される。

【００５２】ｘ［０］＝６，ｘ［１］＝５，ｘ［２］＝４．同様に、乗数Ｙは、以下によって与えられる第０乃至第
２桁ｙ［０］〜ｙ［２］によって表される。

【００５３】ｙ［０］＝９，ｙ［１］＝８，ｙ［２］＝７．乗算回路１４を使用することによって、以下のように、
分割積ｐ（ｘ［０］，ｙ［０］），ｐ（ｘ［１］，ｙ
［０］），ｐ（ｘ［０］，ｙ［１］），ｐ（ｘ［０］，
ｙ［２］），ｐ（ｘ［１］，ｙ［１］），ｐ（ｘ
［２］，ｙ［０］），ｐ（ｘ［２］，ｙ［１］），ｐ
（ｘ［１］，ｙ［２］），ｐ（ｘ［２］，ｙ［２］）が
得られる。

【００５４】ｐ（ｘ［０］，ｙ［０］）＝５４，ｐ（ｘ［１］，ｙ［０］）＝４５，ｐ（ｘ［０］，ｙ［１］）＝４８，ｐ（ｘ［０］，ｙ［２］）＝４２，ｐ（ｘ［１］，ｙ［１］）＝４０，ｐ（ｘ［２］，ｙ［０］）＝３６，ｐ（ｘ［２］，ｙ［１］）＝３２，ｐ（ｘ［１］，ｙ［２］）＝３５，ｐ（ｘ［２］，ｙ［２］）＝２８．

【００５５】累積動作を始めるために、ＡＣＣ−ＭＱレ
ジスタはクリアされる。すなわち、ＡＣＣ−ＭＱ０００００．累積動作の第１のステージにおいて、分割積ｐ（ｘ
［０］，ｙ［０］）すなわち５４がＡＣＣ−ＭＱレジス
タの内容すなわち０に加算され、結果の和がＡＣＣ−Ｍ
Ｑレジスタに戻される。すなわち、ＡＣＣ−ＭＱ０００５４．右シフトパルスが供給されると、ＡＣＣ−ＭＱレジスタ
は１桁だけ右にシフトされ、積Ｑの第０桁ｑ［０］、す
なわち、４がＭＱレジスタ２９からシフトアウトされ
る。すなわち、ＡＣＣ−ＭＱ００００５．＝＞４ｑ［０］＝４．累積動作の第２のステージにおいて、分割積ｐ（ｘ
［１］，ｙ［０］）すなわち４５がＡＣＣ−ＭＱレジス
タの内容すなわち５に加算され、結果の和がＡＣＣ−Ｍ
Ｑレジスタに戻される。すなわち、ＡＣＣ−ＭＱ０００５０．続いて、分割積ｐ（ｘ［０］，ｙ［０］）すなわち４８
がＡＣＣ−ＭＱレジスタの内容すなわち５０に加算さ
れ、結果の和がＡＣＣ−ＭＱレジスタに戻される。すな
わち、ＡＣＣ−ＭＱ０００９８．右シフトパルスが供給されると、ＡＣＣ−ＭＱレジスタ
が１桁だけ右にシフトされ、積Ｑの第１桁ｑ［１］、す
なわち、８がＭＱレジスタ２９からシフトアウトされ
る。すなわち、ＡＣＣ−ＭＱ００００９．＝＞８ｑ［１］＝８．

【００５６】累積動作の第３ステージにおいて、分割積
ｐ（ｘ［０］，ｙ［２］）すなわち４２がＡＣＣ−ＭＱ
レジスタの内容すなわち９に加算され、結果の和がＡＣ
Ｃ−ＭＱレジスタに戻される。すなわち、ＡＣＣ−ＭＱ０００５１．引き続いて、分割積ｐ（ｘ［１］，ｙ［１］）すなわち
４０がＡＣＣ−ＭＱレジスタの内容すなわち５１に加算
され、結果の和がＡＣＣ−ＭＱレジスタに戻される。す
なわち、ＡＣＣ−ＭＱ０００９１．引き続いて、分割積ｐ（ｘ［２］，ｙ［０］）すなわち
３６がＡＣＣ−ＭＱレジスタの内容すなわち９１に加算
され、結果の和がＡＣＣ−ＭＱレジスタに戻される。す
なわち、ＡＣＣ−ＭＱ００１２７．右シフトパルスが供給されると、ＡＣＣ−ＭＱレジスタ
が１桁だけ右にシフトされ、積Ｑの第２桁ｑ［２］、す
なわち、７がＭＱレジスタ２９からシフトアウトされ
る。すなわち、ＡＣＣ−ＭＱ０００１２．＝＞７ｑ［２］＝７．

【００５７】累積動作の第４ステージにおいて、分割積
ｐ（ｘ［２］，ｙ［１］）すなわち３２がＡＣＣ−ＭＱ
レジスタの内容すなわち１２に加算され、結果の和がＡ
ＣＣ−ＭＱレジスタに戻される。すなわち、ＡＣＣ−ＭＱ０００４４．引き続いて、分割積ｐ（ｘ［１］，ｙ［２］）すなわち
３５がＡＣＣ−ＭＱレジスタの内容すなわち４４に加算
され、結果の和がＡＣＣ−ＭＱレジスタに戻される。す
なわち、ＡＣＣ−ＭＱ０００７９．右シフトパルスが供給されると、ＡＣＣ−ＭＱレジスタ
が１桁だけ右にシフトされ、積Ｑの第３桁ｑ［３］、す
なわち、９がＭＱレジスタ２９からシフトアウトされ
る。すなわち、ＡＣＣ−ＭＱ００００７．＝＞９ｑ［３］＝９．

【００５８】累積動作の第５ステージにおいて、分割積
ｐ（ｘ［２］，ｙ［２］）すなわち２８がＡＣＣ−ＭＱ
レジスタの内容すなわち７に加算され、結果の和がＡＣ
Ｃ−ＭＱレジスタに戻される。すなわち、ＡＣＣ−ＭＱ０００３５．右シフトパルスが供給されると、ＡＣＣ−ＭＱレジスタ
が１桁だけ右にシフトされ、積Ｑの第４桁ｑ［４］、す
なわち、５がＭＱレジスタ２９からシフトアウトされ
る。すなわち、ＡＣＣ−ＭＱ００００３．＝＞５ｑ［４］＝５．累積動作の第６すなわち最終ステージにおいて、右シフ
トパレスが供給されると、ＡＣＣ−ＭＱレジスタが１桁
だけ右にシフトされ、積Ｑの第５桁ｑ［５］、すなわ
ち、３がＭＱレジスタ２９からシフトアウトされる。す
なわち、ＡＣＣ−ＭＱ０００００．＝＞３ｑ［５］＝３．その結果、積Ｑは１０進で３５９，７８４に等しい。

【００５９】図４に移って、読出し回路１３は第１及び
第２のアップダウンカウンタ３１及び３２と、第１乃至
第４の比較器３６，３７，３８，３９と、コントローラ
４０とを有する。次の事を仮定する。第０乃至第（Ｎ−
１）の被乗数アドレスＡｘ［０］〜Ａｘ［Ｎ−１］がそ
れぞれ０乃至（Ｎ−１）に等しい。第０乃至第（Ｍ−
１）の被乗数アドレスＡｙ［０］〜Ａｙ［Ｍ−１］がそ
れぞれ０乃至（Ｍ−１）に等しい。

【００６０】第１のアップダウンカウンタ３１には初期
に０がロードされ、コントローラ４０の制御下でアップ
ダウンカウント動作を実行する。第１のアップダウンカ
ウンタ３１は第ｉの被乗数アドレスＡｘ［ｉ］すなわち
ｉを被乗数メモリ１１（図１）に供給する。同様に、第
２のアップダウンカウンタ３２には初期に０がロードさ
れ、コントローラ４０の制御下でアップダウンカウント
動作を実行する。第２のアップダウンカウンタ３２は第
ｊの乗数アドレスＡｙ［ｊ］すなわちｊを乗数メモリ１
２（図１）に供給する。

【００６１】第１及び第２の比較器３６及び３７には共
通に０が供給される。第１及び第２の比較器３６及び３
７には第１及び第２のアップダウンカウンタ３１及び３
２から第ｉの被乗数アドレスＡｘ［ｉ］及び第ｊの乗数
アドレスＡｙ［ｊ］が供給される。第１の比較器３６は
第ｉの被乗数アドレスＡｘ［ｉ］すなわちｉと０とを比
較する。第１の比較器３６は、第ｉの被乗数アドレスＡ
ｘ［ｉ］すなわちｉが０に一致するとき、第１の一致信
号をコントローラ４０へ供給する。同様に、第２の比較
器３７は第ｊの被乗数アドレスＡｙ［ｊ］すなわちｊと
０とを比較する。第２の比較器３７は、第ｊの被乗数ア
ドレスＡｙ［ｊ］すなわちｊが０に一致するとき、第２
の一致信号をコントローラ４０へ供給する。

【００６２】第３及び第４の比較器３８及び３９にはそ
れぞれ第１及び第２のアップダウンカウンタ３１及び３
２から第ｉの被乗数アドレスＡｘ［ｉ］、すなわち、ｉ
及び第ｊの乗数アドレスＡｙ［ｊ］、すなわち、ｊが供
給される。第３及び第４の比較器３８及び３９にはそれ
ぞれ（Ｎ−１）及び（Ｍ−１）が供給される。第３の比
較器３８は第ｉの被乗数アドレスＡｘ［ｉ］すなわちｉ
と（Ｎ−１）とを比較する。第３の比較器３８は、第ｉ
の被乗数アドレスＡｘ［ｉ］すなわちｉが（Ｎ−１）に
一致するとき、第３の一致信号をコントローラ４０へ供
給する。同様に、第４の比較器３９は第ｊの被乗数アド
レスＡｙ［ｊ］すなわちｊと（Ｍ−１）とを比較する。
第４の比較器３９は、第ｊの被乗数アドレスＡｙ［ｊ］
すなわちｊが（Ｍ−１）に一致するとき、第２の一致信
号をコントローラ４０へ供給する。

【００６３】第１乃至第４の一致信号が供給されるコン
トローラ４０は、位数ｋに基づいて、次の説明のよう
に、第１及び第２のアップダウンカウンタ３１及び３２
のアップダウンカウント動作を制御する。

【００６４】図５は図４に示された読出し回路１３の動
作を説明するために使用されるアドレスマップを示す。
図示のアドレスマップにおいて、第ｉの被乗数アドレス
Ａｘ［ｉ］、すなわち、ｉが、それぞれ、アドレスマッ
プの第１乃至第Ｎ行に表されるように、０と（Ｎ−１）
との間で可変である。同様に、第ｊの被乗数アドレスＡ
ｙ［ｊ］、すなわち、ｊが、それぞれ、アドレスマップ
の第１乃至第Ｍ列に表されるように、０と（Ｍ−１）と
の間で可変である。

【００６５】上述したように、読出し回路１３は、第ｉ
の被乗数アドレスＡｘ［ｉ］すなわちｉと第ｊの被乗数
アドレスＡｙ［ｊ］すなわちｊとをそれぞれ被乗数メモ
リ１１と乗数メモリ１２に供給する。

【００６６】位数ｋが０に等しい場合において、コント
ローラ４０は初期に第１及び第２のアップダウンカウン
タ３１及び３２の両方に０をセットする。従って、第１
及び第２のアップダウンカウンタ３１及び３２は、アド
レスマップの１行１列に示されるように、第ｉの被乗数
アドレスＡｘ［ｉ］および第ｊの被乗数アドレスＡｙ
［ｊ］としてそれぞれ０および０を出力する。このと
き、第１及び第２の比較器３６及び３７は第１及び第２
の一致信号を出力する。第１及び第２の一致信号に応答
して、コントローラ４０は位数ｋを１だけ増加する。こ
の結果、位数ｋは１に等しくなる。

【００６７】位数ｋが１に等しいとき、コントローラ４
０は第１のアップダウンカウンタ３１を１だけカウント
アップさせる。従って、第１及び第２のアップダウンカ
ウンタ３１及び３２は、アドレスマップの２行１列に示
されるように、第ｉの被乗数アドレスＡｘ［ｉ］および
第ｊの被乗数アドレスＡｙ［ｊ］としてそれぞれ１およ
び０を出力する。このとき、第２の比較器３７は第２の
一致信号を出力する。第２の一致信号に応答して、コン
トローラ４０は第１及び第２のアップダウンカウンタ３
１及び３２をそれぞれ１だけカウントダウンおよびアッ
プさせる。従って、第１及び第２のアップダウンカウン
タ３１及び３２は、アドレスマップの１行２列に示され
るように、第ｉの被乗数アドレスＡｘ［ｉ］および第ｊ
の被乗数アドレスＡｙ［ｊ］としてそれぞれ０および１
を出力する。このとき、第１の比較器３６は第１の一致
信号を出力する。第１の一致信号に応答して、コントロ
ーラ４０は位数ｋを１だけ増加する。この結果、位数ｋ
は２に等しくなる。

【００６８】位数ｋが２に等しいとき、コントローラ４
０は第２のアップダウンカウンタ３２を１だけカウント
アップさせる。従って、第１及び第２のアップダウンカ
ウンタ３１及び３２は、アドレスマップの１行３列に示
されるように、第ｉの被乗数アドレスＡｘ［ｉ］および
第ｊの被乗数アドレスＡｙ［ｊ］としてそれぞれ０およ
び２を出力する。このとき、第１の比較器３６は第１の
一致信号を出力する。第１の一致信号に応答して、コン
トローラ４０は第１及び第２のアップダウンカウンタ３
１及び３２をそれぞれ１だけカウントアップおよびダウ
ンさせる。従って、第１及び第２のアップダウンカウン
タ３１及び３２は、アドレスマップの２行２列に示され
るように、第ｉの被乗数アドレスＡｘ［ｉ］および第ｊ
の被乗数アドレスＡｙ［ｊ］としてそれぞれ１および１
を出力する。コントローラ４０には第１乃至第４の一致
信号のいずれも供給されないので、コントローラ４０は
第１及び第２のアップダウンカウンタ３１及び３２をそ
れぞれ１だけカウントアップおよびダウンさせる。従っ
て、第１及び第２のアップダウンカウンタ３１及び３２
は、アドレスマップの３行１列に示されるように、第ｉ
の被乗数アドレスＡｘ［ｉ］および第ｊの被乗数アドレ
スＡｙ［ｊ］としてそれぞれ２および０を出力する。こ
のとき、第２の比較器３７は第２の一致信号を出力す
る。第２の一致信号に応答して、コントローラ４０は位
数ｋを１だけ増加する。この結果、位数ｋは３に等しく
なる。

【００６９】同様な動作が繰り返し行われる。第３の一
致信号に応答して、コントローラ４０は位数ｋを１だけ
増加し、それから第１及び第２のアップダウンカウンタ
３１及び３２をそれぞれ１だけカウントダウンおよびア
ップさせる。第４の一致信号に応答して、コントローラ
４０は位数ｋを１だけ増加し、それから第１及び第２の
アップダウンカウンタ３１及び３２をそれぞれ１だけカ
ウントアップおよびダウンさせる。

【００７０】最終的に、第１及び第２のアップダウンカ
ウンタ３１及び３２は、アドレスマップのＮ行Ｍ列に示
されるように、第ｉの被乗数アドレスＡｘ［ｉ］および
第ｊの被乗数アドレスＡｙ［ｊ］としてそれぞれ（Ｎ−
１）および（Ｍ−１）を出力する。上述から明らかなよ
うに、読出し回路１３はアドレスマップの矢印で示され
る軌跡に沿って、一対のｉの被乗数アドレスＡｘ［ｉ］
および第ｊの被乗数アドレスＡｙ［ｊ］を順次出力す
る。

【００７１】

【発明の効果】以上の説明で明らかなように、本発明に
よれば、分割積に基づいて乗算を行っているので、高桁
数値の乗算を、不正確な浮動小数点演算を用いることな
く、高精度で安定に実行することができる。また、被乗
数Ｘの第０乃至第（Ｎ−１）桁ｘ［０］〜ｘ［Ｎ−１］
をそれぞれ被乗数記憶手段の第０乃至第（Ｎ−１）被乗
数アドレスに記憶し、乗数Ｙの第０乃至第（Ｍ−１）桁
ｙ［０］〜ｙ［Ｍ−１］をそれぞれ乗数記憶手段の第０
乃至第（Ｍ−１）乗数アドレスに記憶しておき、読出し
手段によって、位数ｋを０から（Ｎ＋Ｍ−２）へ位数ｋ
が順次昇順に大きくなるように変化することによって、
被乗数Ｘの第ｉ（０≦ｊ≦Ｎ−１）桁ｘ［ｉ］及び乗数
Ｙの第ｊ（０≦ｊ≦Ｍ−１）桁ｙ［ｊ］をそれぞれ被乗
数記憶手段の第ｉ被乗数アドレス及び乗数記憶手段の第
ｊ乗数アドレスから順次読み出すようにしているので、
位数ｋが同じとなる演算の組み合わせをまとめて行うこ
とができ、動作が単純化されるという利点がある。さら
に、分割積を累積するための累積手段は、分割積を保持
する分割積保持レジスタと、累積途中結果を保持すると
共に、等しい位数ｋを共通に持つ分割積に対する累積の
実行が終了する度に供給される、右シフトパルスに応答
してその保持内容を右に１桁だけシフトアウトするシフ
トレジスタと、分割積保持レジスタの内容とシフトレジ
スタの内容とを加算し、この加算結果を累積途中結果と
してシフトレジスタに戻す加算器とから構成されてお
り、積の各桁の値が確定する度に、当該桁の値がシフト
レジスタからシフトアウトされるので、累積手段のハー
ドウェア量が少なくて済むという利点もある。

【図面の簡単な説明】

【図１】本発明の一実施例による乗算装置のブロック図
である。

【図２】図１に示される乗算装置に使用される乗算回路
のブロック図である。

【図３】図１に示される乗算装置に使用される累積回路
のブロック図である。

【図４】図１に示される乗算装置に使用される読出し回
路のブロック図である。

【図５】図４に示される読出し回路の動作を説明するた
めに使用されるアドレスマップである。

【符号の説明】

１１被乗数メモリ１２乗数メモリ１３読出し回路１４乗算回路１６データ線１７データ線１８累積回路１９積メモリ２０格納回路２１被乗数／指数変換回路２２乗数／指数変換回路２３加算器２４逆指数変換回路２６ＭＤレジスタ２７加算器２８ＡＣＣレジスタ２９ＭＱレジスタ３１アップダウンカウンタ３２アップダウンカウンタ３６比較器３７比較器３８比較器３９比較器４０コントローラ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭60−112141（ＪＰ，Ａ) 特開昭60−108932（ＪＰ，Ａ) 特公昭60−42965（ＪＰ，Ｂ２)

Claims

(57)【特許請求の範囲】

【請求項１】Ｌ（Ｌ≧２）進数で表される第０乃至第
（Ｎ−１）桁ｘ［０］〜ｘ［Ｎ−１］のＮ（Ｎ≧２）桁
の被乗数Ｘと上記Ｌ進数で表される第０乃至第（Ｍ−
１）桁ｙ［０］〜ｙ［Ｍ−１］のＭ（Ｍ≧２）桁の乗数
Ｙとを乗算し、上記被乗数Ｘと上記乗数Ｙとの積Ｑを求
める乗算装置であって、上記積Ｑは第０乃至第（Ｎ＋Ｍ
−１）桁ｑ［０］〜ｑ［Ｎ＋Ｍ−１］の（Ｎ＋Ｍ）桁の
上記Ｌ進数で表され、上記被乗数Ｘの第０乃至第（Ｎ−１）桁ｘ［０］〜ｘ
［Ｎ−１］をそれぞれ第０乃至第（Ｎ−１）被乗数アド
レスに記憶する被乗数記憶手段と、上記乗数Ｙの第０乃至第（Ｍ−１）桁ｙ［０］〜ｙ［Ｍ
−１］をそれぞれ第０乃至第（Ｍ−１）乗数アドレスに
記憶する乗数記憶手段と、位数ｋ（ｋ＝ｉ＋ｊ）を０から（Ｎ＋Ｍ−２）へ上記位
数ｋが順次昇順に大きくなるように変化することによっ
て、上記被乗数Ｘの第ｉ（０≦ｊ≦Ｎ−１）桁ｘ［ｉ］
及び上記乗数Ｙの第ｊ（０≦ｊ≦Ｍ−１）桁ｙ［ｊ］を
それぞれ上記被乗数記憶手段の第ｉ被乗数アドレス及び
上記乗数記憶手段の第ｊ乗数アドレスから順次読み出す
読出し手段と、上記被乗数Ｘの上記第ｉ桁ｘ［ｉ］と上記乗数Ｙの上記
ｊ桁ｙ［ｊ］との分割積ｐ（ｘ［ｉ］，ｙ［ｊ］）を求
める分割積演算手段と、上記分割積ｐ（ｘ［ｉ］，ｙ［ｊ］）を上記位数ｋの小
さいものから順次累積して、上記積Ｑを第０桁ｑ［０］
から第（Ｎ＋Ｍ−１）桁ｑ［Ｎ＋Ｍ−１］へ昇順に順次
出力する累積手段と、上記積Ｑを記憶するための積記憶手段と、上記積Ｑの上記第０乃至第（Ｎ＋Ｍ−１）桁ｑ［０］〜
ｑ［Ｎ＋Ｍ−１］をそれぞれ上記積記憶手段の第０乃至
第（Ｎ＋Ｍ−１）積アドレスへ順次格納する格納手段
と、を有し、上記累積手段は、上記分割積ｐ（ｘ［ｉ］，ｙ
［ｊ］）を保持する分割積保持レジスタと、累積途中結
果を保持すると共に、等しい上記位数ｋを共通に持つ上
記分割積ｐ（ｘ［ｉ］，ｙ［ｊ］）に対する累積の実行
が終了する度に供給される、右シフトパルスに応答して
その保持内容を右に１桁だけシフトアウトするシフトレ
ジスタと、上記分割積保持レジスタの内容と上記シフト
レジスタの内容とを加算し、該加算結果を上記累積途中
結果として上記シフトレジスタに戻す加算器とから構成
されることを特徴とする分割積型乗算装置。
【請求項２】上記分割積演算手段は、上記被乗数Ｘの上記第ｉ桁ｘ［ｉ］を第１の指数ａ
［ａ］に指数変換する被乗数／指数変換手段と、上記乗数Ｙの上記第ｊ桁ｙ［ｊ］を第２の指数ｂ［ｊ］
に指数変換する乗数／指数変換手段と、上記第１の指数ａ［ｉ］と上記第２の指数ｂ［ｊ］のモ
ジュロＬ²指数和を求める加算回路と、上記モジュロＬ²指数和を逆指数変換して上記分割積ｐ
（ｘ［ｘ］，ｙ［ｊ］）を求める逆指数変換回路と、からなる請求項１記載の分割積型乗算装置。