JPS61183740A - 直列浮動小数点乗算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は１ビットの乗算セルを縦続接続するパイプライ
ン的ビット算回路を使った直列浮動小数点乗算装置に関
する。

〔従来技術〕

従来から１ビットの乗算セルを縦続接続して乗算処理を
行う直列乗算装置が知られている。この装置ではデータ
が各乗算セル内をシフトしてゆく間にパイプライン的に
演算が行われる。この直列乗算装置は、並列乗算装置と
比較し２乗算セルの　　　′数が少なく乗算セル間の接
続数も少ないため、装置の金物量が小さくて済むという
利点がある。さらに、データ入出力がビットシリアルで
あるため。

端子数の削除が図れるという利点もある。

前述の直列乗算装置ではパイプライン方式を採用してい
る。このため、演算処理の途中で得られる中間結果や最
終の乗算結果の語長を入力データ語長と同一にして同期
をとり、データが装置内で停滞することなく流れるよう
にしている。従って従来のこの種の装置ではデータ入力
と同時に、所定のオフセット値を入力し、演算処理の途
中で乗算結果を所定の桁において四捨五入する、いわゆ
る丸め処理を施し、乗算結果と入力データの語長を同一
にする構成を取っていた１例えば、２の補数表現（以下
、２’Ｃと略記する）形式の４ビットのデータ［ｒＯ，
１０１ｊとＩＮ）、１００Ｊｌとの乗算を行う場合、デ
ータ入力時にビットパターン？０１００」というオフセ
ット値を同時に入力し。

乗算結果Ｆ０．０１０１００１ｔ（７）最上位１／Ｒ（
以下。

ＭＳＢと略記する）から５折目において丸め処理（２進
数の場合、所定桁の［ｒｌ」を加えればよい）を施し、
４ビットの乗算結果１ｒ０．０１１ｊを得る。具体的な
構成例として、ｒ　Ｔ　ｗｏ’　ｓ　Ｃｏ＊ｐｌｅｍｅ
ｎ　　ｔ　　Ｐｉｐｅｌｉｎｅ　　Ｍｕｌｔｉｐｌｉｅ
ｒｓＪ　　（Ｒ，Ｆ、Ｌ　ＹＯＮ’Ｉ　Ｅ　Ｅ　Ｅ　ｅ
　　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　　Ｃｏ＋ｕｓｕ
ｎｉｃａｔｉｏｎｓ（１９７６）Ｐ、４１８〜４２５）
に詳細に記載されている。

しかしながら、浮動小数点乗算では乗算結果の仮数部で
の正規化処理で乗算結果に応じたシフトを行うため、丸
め処理を行う桁（以下、丸め位置と略記する）が乗算結
果により異なってくるにのため、前述のようにデータ入
力時にオフセット値゛を入力して丸め位置を決定できず
、丸め位置を決めるためには乗算結果の語長を入力デー
タの語長より長く必要とする。例えば、前述した例の乗
算結果がＩｒＯ，０１０１００ＪＩの場合、正規化によ
り１ビット左にシフトされるため、丸め位置はＭＳＢか
ら６折目となり１乗算結果としてはＭＳＢから６折目ま
での値が必要となるが１乗算結果がＦｏ、１１０００１
ＪＩ　（ＩｒＯ，１１１ＪＩと［ｒＯ，１１１」との乗
算結果）の場合は丸め位置がＭＳＢから５折目となり１
乗算結果はＭＳＢから５折目までの値が必要となる。こ
のため、浮動小数点乗算では１乗算結果の語長が入力デ
ータの語長より長くなるので、パイプライン動作が阻害
され、処理時間が増大するという問題があった。

〔発明の目的〕

本発明の目的は、直列乗算回路のパイプライン動作を阻
害せずに乗算結果に応じて仮数部の丸め処理を行う直列
浮動小数点乗算装置を提供することにある。

〔発明の概要〕

本発明は、入力データと同一語長の部分和を生成する１
ビットの乗算セルを縦続接続するパイプライン方式の直
列乗算回路を用いた直列浮動小数点乗算装置で、該乗算
セルの部分積と前段の乗算セルの部分和との最下位桁を
ワード同期信号を用いて抽出して保持するレジスタと、
該レジスタのデータと丸め位置指定信号とから丸め処理
を行う第１の丸め回路と、前記乗算回路の仮数部の結果
を丸める第２の丸め回路とを具備し、前記第１の丸め回
路を前記直列乗算回路と並列に動作させ、第１の丸め回
路のキャリ信号を第２の丸め回路の初期のキャリ信号と
して仮数部の丸め処理を行うことを特徴としている。

〔発明の実施例〕

具体的実施例の前に原理について概説する。

以下の説明では、浮動小数点データの仮数部が２’　Ｃ
形式の場合について述べる。

第２図は浮動小数点乗算をした場合の仮数部の乗算結果
とその丸め位置を示す図である。被乗数と乗数データの
仮数部をＸ、Ｙとし、それらの語長゛をＮビットとする
と、ｘ、ｙは以下に示す数値範囲となる。

２−１＜Ｘ　−Ｙ−り１−２　’−” −１＜Ｘ、Ｙ≦す（２−１＋　２’−’　）従って、仮
数部の乗算結果（以下、乗算結果と略記する）ｐとｐの
上位３折目までのビットパタンは第２１！Ｉのようにな
る。２′ｃ形式では、正規化により小数点の位置を符号
ビット（ＭＳＢ）とそれに続く２折目の値が異なるよう
になるまでシフトするため、丸め位置はＭＳＢから（Ｎ
＋２）桁目、（Ｎ＋１）桁目、Ｎ桁目（以下、各々（Ｎ
＋２）桁目、（Ｎ＋１）桁目と略記する）の３種となる
。

従って、浮動小数点乗算を行う場合、乗算結果ｐは（Ｎ
＋２）桁目まで必要となる。

パイプライン方式の直列乗算装置の仮数部の乗算方法は
以下の式で示される。こ＼でＸ　””　Ｘ　Ｈ−１。

ＸＮ−２ＸＨ−ｚ　”’Ｘｔ　Ｘｏ　ｅ　Ｙ＝ｙ　Ｎ−
１，１ｕ−ｘ　ＶＮ−１・・’Ｙｏ　　（ＸＮ−ｓ　ｙ
　Ｖｎ−＋はＭＳＢで符号ビット、ｘｏ、ｙｏは最下位
桁）とする。

Ｐ　＝ｘ　ｘＹ＝ｘｘ　（（１）・”ＩＴ　Ｎ−１＋ｙ
　Ｉｔ−４！　’　２−’　＋ｙ　Ｎ−３’　２−”　
＋−−＋ｙ１，２ｉ−Ｎ＋１　＋、、、、、、ｙｏ、２
ｘ−Ｎ）ｋ＝０ 上記（１）式によると、ＸとＹとの乗算は１乗数Ｙの各
桁の値ｙ、と被乗数との部分積Ｘ’）’ｉを求め、これ
を加算すればよい。また、２’Ｃ形式に補正するため、
被乗数ＹのＭＳＢ、ＦＮ−ｒとＸとの部分積ｘ−ｙ１１
＋ｌは減算する。前述したように浮動小数点乗算では（
１）式の（Ｎ＋２）までの値を求めればよい。

第３図は前述した乗算方法により、丸め処理に必要な情
報を取り込む方法を示した図である。被乗数Ｘ９乗数Ｙ
及び乗算結果ｐがいずれも４ビットの場合を示す。まず
、（１）式の演算処理を行い、４ビットの乗算結果を求
める方法を示し、その後丸め処理に必要なデータを抽出
する方法を示す。

（１）式の演算を行うには１部分積ｘ−ｙ、生成１部符
号拡張の３つの処理を一連の処理の単位とし、この処理
を順次繰り返して乗算を行う。まず、第３回に示す最初
の処理（ａ）では ■　ＸとＹの最下位桁（以下、ＬＳＢと略記する）Ｙｏ
とにより１部分積Ｘ　’　Ｙ　ｏを生成する。

■　前記Ｘ・”ｌｏと部分和の初期値ＰＰＳ、（こＮで
は［ｒＯＯＯＯ」とした）とを加算し１部分和（Ｘ−ｙ
　ｏ＋　Ｐ　Ｐ　Ｓ　ｏ　）を生成する。

■　符号拡張のため、部分和（ｘ　−ｙｏ　＋　ｐ　ｐ
　Ｓ　ｏ　）のＭＳＢを上位に拡張する。このとき、パ
イプライン処理にするため、この部分和のＬＳＢを切り
捨て、４ビットの部分和ｐｐｓ、を生成する。

次の処理（ｂ）では、被乗数Ｘと乗数Ｙの次桁ｙ１と部
分和ｐｐｓ、とを用いて前記■〜■の処理を繰り返し、
ＰＰ５２を生成する。これにより、ＰＰ５２は （ｘ−ｙｔ・２−”　）＋ＰＰＳ、＝　（Ｘ−ｙ、・２
−”　）＋（Ｘ−ｙｏ・２−１）の上位３ビットを取り
、符号拡張をした値となる。

同様に処理（ｃ）では、被乗数Ｘとｙ２と部分和ＰＰ５
２とを用いてＰＰＳ、を生成する。これによ−リ、ＰＰ
Ｓ、は（１）式の第２項目　ΣＸ　’　Ｖ　ｔ・１＝０ ２ｔ−ｓ　となる。処理（ｄ）ではＸ　’　Ｖ　３をＰ
ＰＳ。

から減算し、４ビットの乗算結果ｐを得る。また。

前述の丸め処理に必要な（Ｎ＋１）桁目及び（Ｎ＋２）
桁目にあたる、５桁目及び６桁目の値は第３図（ｂ）及
び（ｃ）の処理で切り捨てられた値を抽出して、取り込
むようにする。

第４図は、パイプライン方式の１ビットの乗算セルの構
成図であり、丸め処理に必要なデータを抽出する位置を
示す。１は１ビットの乗算セルである。２　（Ｆｋ）（
ｋ＝１．２．・・・７）はフリッププロップ回路（以下
、Ｆ／Ｆ回路と略記する）である。Ｆ、は入力データ線
３（Ｉｘ）から入力される被乗数Ｘを保持する。Ｆ２は
入力データ線３（Ｉ　ｔｙｃｋ）から入力されるワード
同期信号ｗｃｋ（順次入力されるデータの１ワードの区
切りを示す）をクロックとして動作し、入力データ線３
Ｎ　ｙ）から入力する乗数Ｙの所定の桁の値ｙ。

（ｋ＝０．１，２．・・・Ｎ−１）を保持する。４はＡ
ＮＤ回路であり、Ｆ／Ｆ回路２（Ｆ、）から出力きれる
被乗数ＸとＦ／Ｆ回路２（Ｆ、）から出力される３１’
ｉとを入力として１部分積Ｘ−ｙ　ｔを生成する。５は
全加算回路であり、ＡＮＤ回路４と入力データ線３　（
Ｉ　ｐｐｓ）から入力される前段からの部分和ＰＰＳ、
とクリア付Ｆ／Ｆ回路６から出力されるキャリ信号を入
力とし１部分和（Ｘ・ｙ４＋ＰＳＳ、）とキャリＣｎと
を順次出力する。

Ｆ／Ｆ回路６は全加算回路５から出力されるキャリ信号
を保持する。また、Ｆ／Ｆ回路６のクリア端子は、Ｆ／
Ｆ回路２（Ｆ３）の出力端子に接続される。７は選択回
路であり、Ｆ／Ｆ回路２　（Ｆ３）から出力されるワー
ド同期信号ｗｃｋで動作し、全加算回路５から出力され
る部分和とＦ／Ｆ回路２（Ｆ４）から出力されるデータ
とのいず九か一方を選択する。この回路により全加算回
路４から出力される１次データの部分和のＬＳＢを切り
捨て、部分和のＭＳＢを上位に拡張する符号拡張を行う
。また、出力データ線８（Ｏｘ）、（Ｏｙ）＝（Ｏｐｐ
ｓ）　、　（Ｏｖｃｋ）に接続されたＦ／Ｆ回路２（Ｆ
、）、（Ｆ５）、（Ｆｈ）、（Ｆ、）は各々部分和ＰＰ
Ｓ、、、被乗数Ｘ９乗数Ｙ、ワード同期信号ｗｃｋを保
持し、出力する。

乗数セル１は第３図で説明した一連の処理（部分積生成
、部分和生成、符号拡張の３つの処理）をパイプライン
的に行う。従って、この乗算セル１を乗数Ｙ　（Ｎビッ
ト）の語長台Ｎ個縦続接続して直列乗算を行うことがで
きる。このときの接続は、入力データ線３　（Ｉ　ｘ）
、　（ｉ　ｙ）、　（Ｉρｐｓ）　ｅ（Ｉ　ｗｃｋ）を
各々前段に接続した乗算セル１の出力データ線８　（Ｏ
ｘ）、　（Ｏｙ）、　（Ｏｐｐｓ）、　（Ｏｗｃｋ　）
と接続する。最後に接続する乗算セルでは、２′Ｃ形式
に補正するため、第４図において全加算回路５を全減算
回路に置き換え、選択回路７を除去して符号拡張の処理
を行わないことは勿論である。

また、丸め処理に必要な（Ｎ＋１）桁目又は（Ｎ＋２）
桁目の値の抽出は５乗算セルｌに２本のデータ（ＯＲ）
、（○Ｒ＋’＋）を設けて行う。データ線９（０，）は
全加算回路５の部分和出力端子に接続し、部分和０Ｉｙ
ｉ　＋ｐｐｓ、）をビットシリアルに丸め回路に送出す
る。データ線９（’Ｏ，，）はＦ／Ｆ回路２（Ｆ、）の
出力端子に接続し１選択回路７で部分和のＬＳＢを切り
捨てるために使われたと同じワード同期信号ｗｃｋを送
出する。丸め回路は、このワード同期信号ｗｅｋをクロ
ックとして動作するレジスタによりデータを取り込むた
め１部分和（Ｘ−ｙｉ　＋ＰＰＳ、）に切り捨てられた
値、つまりＬＳＢを取り込むことができる。

第１図は本発明の一実施例を示す。二Ｎでは乗数Ｙが４
ビット（Ｎ＝４）の場合を示す。乗算セル（Ｍａ）、（
Ｍｂ）、（Ｍｅ）は第４図に示した乗算セル１である。

乗算セル１　　（Ｍｄ）は前述したように前段の部分和
から乗数ＹのＭＳＢ　Ｃ図ではｙ３）と被乗数Ｘとの部
分積Ｘ　’　）’　：１を減算する構成を持ち、出力デ
ータ線８（Ｏｐｐｓ）を通してＮビット（図では４ビッ
ト）の乗算結果ｐをＬＳＢからビットシリアルに出力し
、データ線８　（Ｏｗｃｋ）からはワード同期信号ｗｃ
ｋを出力する。乗算セル１　（Ｍａ）、（Ｍｂ）、（Ｍ
ｅ）、（Ｍｄ）は第３図に示した処理（ａ）、（ｂ）、
（ｃ）、（ｄ）を各々行う直列乗算回路を構成する。１
２は丸め回路である。

１０は丸め位置検出回路であり、乗算セル１　　（Ｍｄ
）からビットシリアルに出力される乗算結果ｐとＦ／Ｆ
回路２（Ｆ、ｌ）で１クロツク遅延したｐを入力とし、
ｐの上位２桁の値によって丸め位置指定信号ＲＰを送出
する。Ｒｐは丸め位置が（Ｎ＋１）桁目（図では５桁目
）の場合、「０」の状態（以下、「０」と略記する）と
なり、また、Ｎ桁目の場合はＤｏｎ’ｔ、　Ｃａｒｅで
ある（丸め位置がＮ桁目の場合はｐ＝［ｔ’１．００・
・・０」の場合しかなく、丸め処理を行っても数値は変
化しないため。

（Ｎ＋１）桁目あるいは（Ｎ＋２）桁目は丸め処理を行
っても数値は同じである）。第２図によると、ＲＰ＝　
ｒｌＪの場合は１乗算結果ｐの上位２桁のビットパター
ンが［ｉ’ＯＯｊあるいは「１１Ｊであり、Ｒｐ＝「０
」ではビットバタンか「０１」あるいは「１０Ｊである
。このため、ＲＰはｐの上位２桁の値のＥ　ｘｃｌｕｓ
ｉｖｅ　Ｎ　ＯＲをとる。　１１はシフトレジスタ（図
では３段）であり、ＲＰが出力されるまで乗算結果ｐを
保持しておく同期用の回路である。１３はレジスタであ
り、例えば所定段数（図では２段）のシフトレジスタで
構成する。１３ｂは乗算セル１　（Ｍｂ）のデータ線９
（○。Ｒ）−ｂから送出されるワード同期信号Ｗｃｋを
クロックとして動作し、データ線９（○、）−すから送
出される部分和（Ｘ−ｙ　ｔ　＋　Ｐ　Ｐ　Ｓ　ｌ）の
ＬＳＢ、つまり乗算結果Ｐの（Ｎ＋２）桁目（図では６
桁目）の値ｐ−２をラッチし、保持する。１３Ｃは乗算
セル１　　（Ｍｅ）のデータ線９（０，、）−ｃから送
出されるワード同期信号Ｗｃｋをクロックとして動作し
、データ線９（ＯＲ）−〇から送出される部分和（ｘ−
ｙ２＋ＰＰＳ、、）のＬＳＢ、つまり乗算結果Ｐの（Ｎ
＋１）桁目（図では５桁目）の値Ｐ−＋をラッチし、保
持する。　１４は第１の丸め回路であり、２個のレジス
タ１３ｂ、１３ｃの出力である（Ｎ＋２）桁目の値と（
Ｎ＋１）桁目の値と丸め位置検出回路１０の出力である
丸め位置指定信号Ｒｐを入力とし。

ＲＰの状態により（Ｎ＋２）桁目又は（Ｎ＋１）桁目に
［ｉ’ｌ」を加算して丸め処理を行う。この処理で（Ｎ
＋１）桁目から発生するキャリ信号Ｃ８を、乗算結果ｐ
の丸め処理をする第２の丸め回路１５に送出する。また
、正規化で左シフトのときに必要な（Ｎ＋１）桁目の値
ｐ′−１をＦ／Ｆ回路２（ＦＱ）へ送出する。第１の丸
め回路１４の真理値表は第５図となるため、この回路は
以下の論理式に従って動作する。

１５は第２の丸め回路であり、乗算結果ｐに対して丸め
処理を施す。１６は半加算回路で、シフトレジスタ１１
から出力される乗算結果ｐとＦ／Ｆ回路２（Ｆ、、）に
保持されたキャリ信号とをビットシリアルに加算して、
Ｆ／Ｆ回路２（Ｆ、、）に出力する。また、７は、選択
回路であり、乗算セル１　　（Ｍｄ）の出力データ線８
（○ｗｃｋ）から出力されるワード同期信号ｗｃｋで動
作する。これにより、第１の丸め回路１４から発生する
乗算結果ｐのＬＳＢへのキャリ信号と半加算回路１６か
ら発生するｐの丸め処理によるキャリ信号とを選択して
Ｆ／Ｆ回路２（Ｆ、ｏ）に送出する。Ｆ／Ｆ回路２（Ｆ
＋＋）は出力データ線８（○、）から、所定の丸め位置
で丸め処理した結果ＰＲをビットシリアルに出力し、Ｆ
／Ｆ回路２（Ｆ９）は出力データ線８（○、−１）から
丸め処理を施した（Ｎ＋１）桁目の値Ｐ／−１を出力す
る。

第６図は第１図のタイムチャートである。本図と第３図
、第４図を併用して、第１図の実施例の動作を説明する
。第６図では第１図の場合と同様、Ｘ、Ｙ及び乗算結果
ｐが４ビットの場合を示す。

図中、０，１．２．３は部分和（Ｘ−ｙｔ　＋ｐｐｓ＋
）。

ＰＰＳ、の各桁を示す（０：　ＬＳＢ、３　：　ＭＳＢ
）。

また、Ｏ’　、１’　、２’　、３’　はパイプライン
的に流れる次データの各桁を示す。被乗数Ｘ、乗数Ｙ。

部分和の初期値ＰＰ５ｏは各々乗算セル１（Ｍａ）の入
力データ線３を通してＬＳＢからビットシリアルに入力
される。また、ワード同期信号ｗｃｋは入力データ３（
Ｉ％＋ｃｋ　）を通して入力し、各ワードのＬＳＢ入力
時と同期して「１」となり、その他の桁が入力するとき
には「０」となる。乗算セル１（Ｍａ）では前述の第３
図の処理（ａ）が施され、部分和ｐｐｓ、がビットシリ
アルに出力される。乗算セル１（Ｍｂ）では、乗算セル
（Ｍａ）から出力される、被乗数Ｘ２乗数Ｙ、符号拡張
した部分和ＰＰＳ、およびワード同期信号ｗｃｋを入力
として第３図の処理（ｂ）が行われる。つまり乗算セル
１　　（Ｍｂ）（第４図参照）において、ＹのＬＳＢか
ら１桁目の値ｙ、がＦ／Ｆ回路２　（Ｆ２）に保持され
、ＡＮＤ回路３と全加算回路５により、部分和（ｘ−ｙ
、＋ＰＰＳ、）がビットシリアルに演算され、出力端子
から選択回路７にＬＳＢを先頭にして出力される。選択
回路７はＦ／Ｆ回路２（Ｆ、）の出力であるワード同期
信号ｗｅｋで動作し、ｗｃｋ＝ｒＯＪのときには全加算
回路５の出力である部分和（Ｘ−ｙ、＋ＰＰＳ、）をｒ
”／Ｆ回路２（Ｆ４）に出力し、ｗｃｋ＝ｒｌＪのとき
にはＦ／Ｆ回路２（Ｆ４）の出力を循環させた。符号拡
張を行う。このとき、パイプライン処理とするため、部
分和□Ｉｙ、＋ＰＰＳ、）のＬＳＢ、つまり乗算結果の
（Ｎ＋２）桁目（図では６′桁目）の値Ｐ　−ｔを切り
捨てる。このＬＳＢの切り捨てに使用したワード同期信
号ｗｃｋはデータ線９（○、ｃ）−ｂを通して丸め回路
１２のレジスタ１３ｂのクロックとなる。レジスタ１３
ｂはｗｃｋ＝ｒｌＪのときにデータ線９（Ｏｃ）−ｂに
あるデータをラッチするため、第６図に示すように部分
和（Ｘ−ｙ、＋ＰＰＳ、）の切り捨てられたＬＳＢの値
、つまり乗算結果の（Ｎ＋２）桁目の（図では６桁目）
の値Ｐ−２をラッチし、ｗｅｋ＝「０」の間保持する。

このようにして丸め回路１２は処理に必要なデータを分
離し、並列に取り込む。第１図ではレジスタ１３ｂは２
段のシフトレジスタとしたので、（Ｎ＋２）桁目の値Ｐ
−２は２ワード遅延して出力される。

次に乗算セル１　　（Ｍｅ）は、乗算セル１　　（Ｍｂ
）と同様にして部分和（Ｘ−ｙ　２＋　Ｐ　Ｐ　Ｓ　２
　）を全加算回路５から出力する。この部分和に対し、
選択回路７によりｗｅ　ｋ＝　ｒｌＪのときに符号拡張
をし、ＬＳＢの値つまり乗算結果の（Ｎ＋１）桁目（図
では５桁目）の値Ｐ−＋を切り捨てる。丸め回路１２の
レジスタ１３ｃは、データ線９（ｏ、ｃ）−〇から送出
される切り捨てのときに用いたと同じワード同期信号ｗ
ｃｋをクロックとして動作し、切り捨てられた部分和（
Ｘ−ｙｔ＋ＰＰＳ、Ｉ）のしＳＢ、つまり（Ｎ＋１）桁
目（［では５桁目）の値Ｐ−＋をラッチして、２ワード
遅延して出力する。

以上のようにして、丸め回路１２は処理に必要な（Ｎ＋
２）桁目及び（Ｎ＋１）桁目の値にｐ−１゜Ｐ−２を、
直列乗算回路内のパイプラインから分離して並列に抽出
する。このため、直列乗算回路の演算処理における中間
結果（各部分和ＰＰＳ、）及び乗算結果の語長は被乗数
Ｘの語長と同じＮビット（図では４ビット）でよいこと
になる。

次に、第１の丸め回路１４がレジスタ１３ｂ。

１３ｃに保持した（Ｎ＋２）桁目の値Ｐ−ｔと（Ｎ＋１
）桁目の値Ｐ−ｒと丸め位置検出回路１０の出力である
丸め位置指定信号Ｒ２とを用い、論理式（２）に従い、
所定の丸め処理を行う。　この処理で発生する（Ｎ＋１
）桁目からのキャリ信号Ｃ８は、直列乗算装置から出力
されるＮビット（図では４ビット）の乗算結果ｐのＬＳ
Ｂへのキャリ信号となる。このため１乗算セル１　　（
Ｍｄ）の出力データ線８　（Ｏｗｃｋ）から送出される
ワード同期信号ｗｃｋにより、ｗｃ　ｋ＝　ｒｉ」のと
き、キャリ信号Ｃ８を第２の丸め回路１５のＦ／Ｆ回路
２（Ｆ、、）にセットし、シフトレジスタ１１から出力
される乗算結果Ｐとの加算を行う。また、ｗｃｋ＝ｒＯ
Ｊのときには選択回路７は半加算回路１６から発生した
キャリ信号をＦ／Ｆ回路２（Ｆ、。）にセットする。こ
のため、加算回路１５により乗算結果ｐの丸め処理がビ
ットシリアルに行われる。さらに、第１の丸め回路１４
で丸め処理された（Ｎ＋１）桁目（図では５桁目）の値
ｐ′−１は、乗算セル１　（Ｍｄ）のデータ線８　（Ｏ
ｗｃｋ）から出力されるワード同期信号ｗｃｋをクロッ
クとするＦ／Ｆ回路２（Ｆ、）に保持される。

以上のように本発明では、直列乗算回路のパイプライン
から、丸め処理に必要なデータを分離して抽出し、その
データを使用して丸め回路を乗算回路と並列に動作し、
所定位置での丸め処理を行うことができる。

また１以上の説明では便宜上、仮数部のデータ語長を４
ビットとしたが１語長が４ビット以外でも同様にすれば
よいことは明白である。さらに仮数部のデータ形式が２
の補数表現形式以外であっても利用できることは明白で
ある。

〔発明の効果〕

以上、説明したように本発明によれば、丸め処理に必要
なデータを直列乗算回路のパイプラインから分離して並
列に処理する為、直列乗算回路のパイプライン動作を妨
げることなく演算ができるので、処理時間の短縮が図れ
る。また、外部から連続して流れてくる入力データと乗
算回路内のパイプラインを流れるデータの語長が同一で
あるため、入力データを一時的に保持し、装置内外のデ
ータの同期をとるバッファメモリ等の周辺回路が不必要
となる。

【図面の簡単な説明】

ｆＪｉ図は本発明の一実施例を示す図、第２図は２°の
補数表現形式の仮数部の演算結果と丸め処理を行う桁を
示す図、第３図は直列乗算の方法と丸め情゛報を取り込
む方法を示す図、第４図は第１図の１ビットの乗算セル
の構成を示す図、第５図は第１の丸め回路の真理値表を
示す図、第６図は第１図の実施例の動作を示すタイムチ
ャートである。 １・・・１ビットの乗算セル、　　２・・・ブリップフ
ロップ回路、　３・・・入力データ線、　４・・・ＡＮ
Ｄ回路、　　５・・・全加算回路、　　６・・・クリア
付フリップフロップ回路、　　７・・・選択回路。 ８・・・出力データ線、　９・・・データ線、ＩＯ・・
・丸め位置検出回路、　　１１・・・シフトレジスタ、
　　１２・・・丸め回路、　　１３・・・レジスタ、１
４・・・第１の丸め回路、　　１５・・・第２の丸め回
路、　　１６・・・半加算回路。 第　　２　　図 第　３　図 Ｘ　　ｍ　　Ｏｊ　　ＯＩ　　　　Ｃ０，６２５）Ｙ　
＝　０．１　０１　　　（０，６２５）Ｃ改）

Claims (1)

【特許請求の範囲】
1. （１）入力データと同一語長の部分和を生成する１ビッ
   トの乗算セルを縦続接続するパイプライン方式の直列乗
   算回路を用いた直列浮動小数点乗算装置において、該乗
   算セルの部分積と前段の乗算セルの部分和との加算結果
   の最下位桁をデータの１ワードの区切りを示すワード同
   期信号を用いて抽出し保持するレジスタと、該レジスタ
   のデータと丸め位置指定信号とから丸め処理を行う第１
   の丸め回路と、前記乗算回路の最終の乗算結果の仮数部
   を丸める第２の丸め回路とを具備し、前記第１の丸め回
   路を前記直列乗算回路と並列に動作させ、第１の丸め回
   路のキャリ信号を第２の丸め回路の初期のキャリ信号と
   して仮数部の丸め処理を行うことを特徴とする直列浮動
   小数点乗算装置。