JPH01267728A - 乗算器 - Google Patents
乗算器Info
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- JPH01267728A JPH01267728A JP63097693A JP9769388A JPH01267728A JP H01267728 A JPH01267728 A JP H01267728A JP 63097693 A JP63097693 A JP 63097693A JP 9769388 A JP9769388 A JP 9769388A JP H01267728 A JPH01267728 A JP H01267728A
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- 238000001514 detection method Methods 0.000 claims description 23
- 230000000295 complement effect Effects 0.000 claims description 12
- 238000006243 chemical reaction Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 101100113576 Arabidopsis thaliana CINV2 gene Proteins 0.000 description 2
- 101150070189 CIN3 gene Proteins 0.000 description 1
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
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- JLQFVGYYVXALAG-CFEVTAHFSA-N yasmin 28 Chemical compound OC1=CC=C2[C@H]3CC[C@](C)([C@](CC4)(O)C#C)[C@@H]4[C@@H]3CCC2=C1.C([C@]12[C@H]3C[C@H]3[C@H]3[C@H]4[C@@H]([C@]5(CCC(=O)C=C5[C@@H]5C[C@@H]54)C)CC[C@@]31C)CC(=O)O2 JLQFVGYYVXALAG-CFEVTAHFSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
- G06F7/49921—Saturation, i.e. clipping the result to a minimum or maximum value
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は波乗数を乗数で乗算する乗算器に関する。
［従来の技術］
従来、二次のブースのアルゴリズムに基づいて、それぞ
れ次式の通り２の補数分数表示で表される波乗数Ｘを乗
数Ｙで乗算する乗算器が知られている。
れ次式の通り２の補数分数表示で表される波乗数Ｘを乗
数Ｙで乗算する乗算器が知られている。
Ｘ＝−Ｘ、２０十Ｋｍ−＋２−２＋…＋ｘ０２Ｋｍ−２
２−１＋・・・ｍＹ＝−″・・・（１） Ｙ＝−ｙｎ２０＋ｙｈ−＋２−”ｙ、、−２２″″＋−
＋ｙａ２−”・・・（２） ここで、Ｘ、ないしＸｏ＋ ｙｎないしｙ。はそれぞ
れｌ又はＯであり、ｍ及びｎは自然数である。
２−１＋・・・ｍＹ＝−″・・・（１） Ｙ＝−ｙｎ２０＋ｙｈ−＋２−”ｙ、、−２２″″＋−
＋ｙａ２−”・・・（２） ここで、Ｘ、ないしＸｏ＋ ｙｎないしｙ。はそれぞ
れｌ又はＯであり、ｍ及びｎは自然数である。
第３図はこの従来例の乗算器のブロック図であり、この
乗算器はマルチプライヤ部ＭＵＸと変換回路ＣＯ■から
構成され、このマルチプライヤ部ＭＵＸは、それぞれ詳
細後述されるブースエンコーダ部ＢＥ、部分積生成部Ｂ
Ｍ、加算器ＡＤＤ、及び飽和処理回路（以下、ＳＡＴ回
路という。）Ｓ八から構成される。
乗算器はマルチプライヤ部ＭＵＸと変換回路ＣＯ■から
構成され、このマルチプライヤ部ＭＵＸは、それぞれ詳
細後述されるブースエンコーダ部ＢＥ、部分積生成部Ｂ
Ｍ、加算器ＡＤＤ、及び飽和処理回路（以下、ＳＡＴ回
路という。）Ｓ八から構成される。
この乗算器においては、乗算値Ｚ＝ＸＹが次式で表され
ることを利用して、 Ｚ＝ＸＹ ＝−ｙｎ２ ’Ｘ ＋Ｙｎ−＋ ２−’Ｘ 十−＋ｙ、
２−ｎｘ＝（ｙ−計ｙｏ ２ｙ＋） ２−’Ｘ ＋（ｙ＋＋ｙｔ ２ｙ３）２−”″Ｘ十・・・ト （
）’ 、−４＋ ｙ ｎ−３−２ｙ ｎ−ｔ）
２ −Ｘ ＋＋ （ｙｎ−ｚ＋ ３’ｎ−＋−２ｙｎ
）２０Ｘ ・・・ （３ン上記（３）式の右辺の各
部分ｊｌＪの項であるｙに関する加減算の項（Ｙ−＋＋
Ｙａ ２ｙυ、 （ｙｒ＋ｙｔ ２ ｙ３ン
、 ・＝、 （ｙｏ−ａ ＋ ｙ−−ｓ−２ｙｆｉ−
Ｊ 。
ることを利用して、 Ｚ＝ＸＹ ＝−ｙｎ２ ’Ｘ ＋Ｙｎ−＋ ２−’Ｘ 十−＋ｙ、
２−ｎｘ＝（ｙ−計ｙｏ ２ｙ＋） ２−’Ｘ ＋（ｙ＋＋ｙｔ ２ｙ３）２−”″Ｘ十・・・ト （
）’ 、−４＋ ｙ ｎ−３−２ｙ ｎ−ｔ）
２ −Ｘ ＋＋ （ｙｎ−ｚ＋ ３’ｎ−＋−２ｙｎ
）２０Ｘ ・・・ （３ン上記（３）式の右辺の各
部分ｊｌＪの項であるｙに関する加減算の項（Ｙ−＋＋
Ｙａ ２ｙυ、 （ｙｒ＋ｙｔ ２ ｙ３ン
、 ・＝、 （ｙｏ−ａ ＋ ｙ−−ｓ−２ｙｆｉ−
Ｊ 。
（ｙ ｎ−１＋ ｙ、、１−２ｙｎンをそれぞれブース
エンコーダ部ＢＥによって３ピ１．ｌトのｔ、７報に符
号化した炭、上記３ビツトの情報に基づいて上記（３）
式の右辺の各部分積の値を部分積生成部ＤＭによって求
めた後、部分積生成部ＢＭで生成される各部分積の値を
すべて加算器ＡＤＤによって加算して乗算値Ｐを求め、
該乗算値Ｐが変換回路ＣＯｖに入力される。ここで、ｙ
−ＩはＯである。
エンコーダ部ＢＥによって３ピ１．ｌトのｔ、７報に符
号化した炭、上記３ビツトの情報に基づいて上記（３）
式の右辺の各部分積の値を部分積生成部ＤＭによって求
めた後、部分積生成部ＢＭで生成される各部分積の値を
すべて加算器ＡＤＤによって加算して乗算値Ｐを求め、
該乗算値Ｐが変換回路ＣＯｖに入力される。ここで、ｙ
−ＩはＯである。
第２図は、マルチプライヤ部ＭＵＸ内のＳＡＴ回路ＳＡ
の回路図である。第２図において、ＳＡＴ＠路ＳΔは、
波乗数Ｘの２のｈｌｉ数分数表示の各ビットの値Ｘ。、
ｘｌ、・・・、Ｘｓのうち３関ずつの値をそれぞれ反転
した後輪理Ｗの演算を行う反転入力端子付きアンドゲー
トＡＮＤ １．ＡＮＤ２゜ＡＮＤ３と、土Ｊ己アンドゲ
ートＡＮＤＩ、ＡＮＤ２、ＡＮＤ３の各演算結果に対し
て論理積の演算を行った後反転を行うナンドゲー）ＮＡ
ＮＤＩ。
の回路図である。第２図において、ＳＡＴ＠路ＳΔは、
波乗数Ｘの２のｈｌｉ数分数表示の各ビットの値Ｘ。、
ｘｌ、・・・、Ｘｓのうち３関ずつの値をそれぞれ反転
した後輪理Ｗの演算を行う反転入力端子付きアンドゲー
トＡＮＤ １．ＡＮＤ２゜ＡＮＤ３と、土Ｊ己アンドゲ
ートＡＮＤＩ、ＡＮＤ２、ＡＮＤ３の各演算結果に対し
て論理積の演算を行った後反転を行うナンドゲー）ＮＡ
ＮＤＩ。
ＮＡＮＤ２と、上記ナントゲートＮへＳＤＩ、ＮＡＮＤ
２の演算結果の値をそれぞれ反転した後輪理ｈ７の演算
を行う反転入力端子付きアンドゲートＡＮＤ７を備える
。また、ＳＡＴ口路Ｓ八はへ乗数Ｙ０２のｈｌｉ数分数
表示の各ビットの値ｙ。、ｙｌ。
２の演算結果の値をそれぞれ反転した後輪理ｈ７の演算
を行う反転入力端子付きアンドゲートＡＮＤ７を備える
。また、ＳＡＴ口路Ｓ八はへ乗数Ｙ０２のｈｌｉ数分数
表示の各ビットの値ｙ。、ｙｌ。
・・・ ｙ、のうち３個ずつの値をそれぞれ反転した後
輪理ｈ７の演算を行う反転入力端子付きアンドゲートＡ
ＮＤ４．ＡＮＤ５．ＡＮＤ６と、上記アントゲ−）ＡＮ
Ｄ／ｌ、ＡＮＤ５．ＡＮＤ６の各演算結果に対して論理
積の演算を行った後反転を行うナントゲートＮＡＮＤ３
．ＮＡＮＤ４と、上記ナントゲートＮＡＮＤ３．ＮＡＮ
Ｄ４の演算結果の値をそれぞれ反転した後輪埋積の演算
を行う反転入力端子付きアンドゲートＡＮＤ８とを備え
る。
輪理ｈ７の演算を行う反転入力端子付きアンドゲートＡ
ＮＤ４．ＡＮＤ５．ＡＮＤ６と、上記アントゲ−）ＡＮ
Ｄ／ｌ、ＡＮＤ５．ＡＮＤ６の各演算結果に対して論理
積の演算を行った後反転を行うナントゲートＮＡＮＤ３
．ＮＡＮＤ４と、上記ナントゲートＮＡＮＤ３．ＮＡＮ
Ｄ４の演算結果の値をそれぞれ反転した後輪埋積の演算
を行う反転入力端子付きアンドゲートＡＮＤ８とを備え
る。
さらに、ＳＡＴ回路ＳＡは、アンドゲートＡＮＤ７とア
ンドゲートΔＮＤ８の各演算結果の論理積の演算を行う
アンドゲートＡＮ６９を（Ｊ：ｒｆえ、このアンドゲー
トＡＮＤ９の出力はＳＡＴ信号として変換回路ＣｏＶに
出力される。以上のように構成されたＳＡＴ回路ＳＡに
おいて、被乗数Ｘが−１であって乗１ｙが−１であると
き、上記マルチプライヤ部ＭＵＸがオーバーフロー状態
となり、ＳＡＴ信号が１ルベルとなる。
ンドゲートΔＮＤ８の各演算結果の論理積の演算を行う
アンドゲートＡＮ６９を（Ｊ：ｒｆえ、このアンドゲー
トＡＮＤ９の出力はＳＡＴ信号として変換回路ＣｏＶに
出力される。以上のように構成されたＳＡＴ回路ＳＡに
おいて、被乗数Ｘが−１であって乗１ｙが−１であると
き、上記マルチプライヤ部ＭＵＸがオーバーフロー状態
となり、ＳＡＴ信号が１ルベルとなる。
第４図は変換回路Ｃ○■の１ビツト分の回路を示す回路
図である。第４図において、変換回路ＣＯＶは、２個の
インバータＩＮＶＩＩ、ＩＮＶＩ２と２個のトランスミ
ッションゲートＴＧＩ、ＴＧ２から構成される。変換回
路ＣＯｖはマルチプライヤ部ＭＵＸがオーバーフロー状
態となりＳＡＴ回路ＳＡから出力されるＩ（レベルのＳ
ＡＴ信号に基づいて、乗算結果Ｚの各ビットをすべて″
ｌ”にして出力し、すなわち乗算結果２として最大の
値（１−２−”°１りを出力する。
図である。第４図において、変換回路ＣＯＶは、２個の
インバータＩＮＶＩＩ、ＩＮＶＩ２と２個のトランスミ
ッションゲートＴＧＩ、ＴＧ２から構成される。変換回
路ＣＯｖはマルチプライヤ部ＭＵＸがオーバーフロー状
態となりＳＡＴ回路ＳＡから出力されるＩ（レベルのＳ
ＡＴ信号に基づいて、乗算結果Ｚの各ビットをすべて″
ｌ”にして出力し、すなわち乗算結果２として最大の
値（１−２−”°１りを出力する。
［発明が解決しようとする課題］
しかしながら、上述の従来例の乗算器においては、上記
マルチプライヤ部ＭＵＸにおいてオーバーフロー状態が
生じた時に上述のオーバーフロー処理を行うため、出力
される乗算結果の各ビット毎に第４図に示す変換回路を
設ける必要がある。
マルチプライヤ部ＭＵＸにおいてオーバーフロー状態が
生じた時に上述のオーバーフロー処理を行うため、出力
される乗算結果の各ビット毎に第４図に示す変換回路を
設ける必要がある。
従って、１該乗算器の回路が複雑となる七ともに集積回
路チップ上で比較的大きな面積を占有するという問題点
があった。また、乗算結果のデータを上記変換回路ＣＯ
■に通過させる必要があるために、比較的長い処理時間
を要するという問題点があった。
路チップ上で比較的大きな面積を占有するという問題点
があった。また、乗算結果のデータを上記変換回路ＣＯ
■に通過させる必要があるために、比較的長い処理時間
を要するという問題点があった。
本発明の目的は以上の課題を解決し、被乗数と乗数を２
のｈｎ数分数表示で表して乗算を行う乗算器であって、
従来例に比べて簡単な回路でかつ高速でオーバーフロー
処理を行うことができる乗算器を提供することにある。
のｈｎ数分数表示で表して乗算を行う乗算器であって、
従来例に比べて簡単な回路でかつ高速でオーバーフロー
処理を行うことができる乗算器を提供することにある。
［課題を解決するための手段］
本発明は、入力される乗数データを二次のブースのアル
ゴリズムに基づいて符号化する符号化手段と、上記符号
化手段によって符号化されたデータと入力される被乗数
データとの容積である各部分積のデータを演算する演算
手段と、上記演算手段で演算された各部分積のデータを
加算して上記加算結果のデータを乗算器の出力データと
して出力する加算手段を６ｊＨえ、それぞれ２の補数分
数表示で表された上記被乗数データを乗数データで乗算
を行う乗算器において、上記被乗数データと上記乗数デ
ータがともに−１である。ことを検出し検出信号を出力
する検出手段と、上記検出手段から出力される検出信号
に応答して上記加算手段から出力される乗算結果のデー
タが最高値となるように上記符号化手段から出力される
符号化されたデータを論理演算して上記演算手段に出力
する制御手段とを備えたことを特徴とする。
ゴリズムに基づいて符号化する符号化手段と、上記符号
化手段によって符号化されたデータと入力される被乗数
データとの容積である各部分積のデータを演算する演算
手段と、上記演算手段で演算された各部分積のデータを
加算して上記加算結果のデータを乗算器の出力データと
して出力する加算手段を６ｊＨえ、それぞれ２の補数分
数表示で表された上記被乗数データを乗数データで乗算
を行う乗算器において、上記被乗数データと上記乗数デ
ータがともに−１である。ことを検出し検出信号を出力
する検出手段と、上記検出手段から出力される検出信号
に応答して上記加算手段から出力される乗算結果のデー
タが最高値となるように上記符号化手段から出力される
符号化されたデータを論理演算して上記演算手段に出力
する制御手段とを備えたことを特徴とする。
上記の発明において、被乗数データＸと乗数データＹが
それぞれ自然数ｍ＋’１ピットと自然数ｎ千１ビットの
２の補数の分数表示である次式で表され、 Ｘ−−ｘ、２０＋ Ｘｓ−＋ ２−’ ＋ Ｘｓ−２２
−ｔ ＋ ・・・＋ Ｘｏ２−Ｙ＝−ｙ。２０十ｙｎ−
＋ ２−２＋…＋ｘ０２ｙｎ−２２−” ＋ ・＝ ＋
ｙｏ２−’上記演算手段が乗算結果２を表す次式の右
辺の各部分積を演算することを特徴とする。
それぞれ自然数ｍ＋’１ピットと自然数ｎ千１ビットの
２の補数の分数表示である次式で表され、 Ｘ−−ｘ、２０＋ Ｘｓ−＋ ２−’ ＋ Ｘｓ−２２
−ｔ ＋ ・・・＋ Ｘｏ２−Ｙ＝−ｙ。２０十ｙｎ−
＋ ２−２＋…＋ｘ０２ｙｎ−２２−” ＋ ・＝ ＋
ｙｏ２−’上記演算手段が乗算結果２を表す次式の右
辺の各部分積を演算することを特徴とする。
Ｚ＝（ｙｏ２ｙυ２−”Ｘ
＋ （ｙ＋＋ｙｚ−２ｙ＊）２−″すＸ＋・・・ト（ｙ
ｎ−４＋ ｙ ｎ−５−２ｙ ｎ−＊） ２−”Ｘ
＋＋（ｙ。−ｙ ＋ｙｎ−＋ ２ ｙｎ） ２０Ｘま
た、」１記発明において、それぞれ３ビツトの乗数デー
タを符号化する自然数（ｎ＋１＞／２ｎＱ又は（ｎ＋２
）／２ｆ［７ｊの上記符号化手段と、上記自然数（ｎ＋
１）／２個又は（ｎ＋２）／２個の第１ないし第（ｎ＋
１）／２又は第（ｎ＋２）／２の上記演算手段を６１「
え、上記検出信号に応答して第！の演算手段が（ｍ＋２
）ビットの部分積データのうち最上位ビットを”０”と
し最上位ピ。
ｎ−４＋ ｙ ｎ−５−２ｙ ｎ−＊） ２−”Ｘ
＋＋（ｙ。−ｙ ＋ｙｎ−＋ ２ ｙｎ） ２０Ｘま
た、」１記発明において、それぞれ３ビツトの乗数デー
タを符号化する自然数（ｎ＋１＞／２ｎＱ又は（ｎ＋２
）／２ｆ［７ｊの上記符号化手段と、上記自然数（ｎ＋
１）／２個又は（ｎ＋２）／２個の第１ないし第（ｎ＋
１）／２又は第（ｎ＋２）／２の上記演算手段を６１「
え、上記検出信号に応答して第！の演算手段が（ｍ＋２
）ビットの部分積データのうち最上位ビットを”０”と
し最上位ピ。
ト以外のビットを”１”として上記加算手段に出力し、
第２ないし第（ｎ＋１）／２−１又は第（ｎ＋２）／２
−１の演算手段が（ｍ＋２）ビットの部分積データの各
ビットを”Ｏ”として上記加算手段に出力し、第（ｎ＋
１）／２又は第（ｎ＋２）／２の演算手段が（ｍ＋３）
ビットの部分積デ−夕のうち最下位ビットを“０”とし
最下位ビット以外の各ビットを” ｌ”として上記加算
手段に出力するように上記制御手段が上記各符号化手段
から出力される符号化されたデータを論理演Ωして」二
記谷演算手段に出力することを特徴とする・［作Ｉ［月 以」二のようにｔ１可成することにより、まず、オーバ
ーフローが乗じない通常の乗算演算の動作時において、
上記符号化手段は、入力される上記乗数データを二次の
ブースのアルゴリズムに基づいて符シフ化した後、上記
演算手段が上記符号化手段によって符号化されたデータ
と入力される被乗数データとの６積である各部分積のデ
ータを演算する。
第２ないし第（ｎ＋１）／２−１又は第（ｎ＋２）／２
−１の演算手段が（ｍ＋２）ビットの部分積データの各
ビットを”Ｏ”として上記加算手段に出力し、第（ｎ＋
１）／２又は第（ｎ＋２）／２の演算手段が（ｍ＋３）
ビットの部分積デ−夕のうち最下位ビットを“０”とし
最下位ビット以外の各ビットを” ｌ”として上記加算
手段に出力するように上記制御手段が上記各符号化手段
から出力される符号化されたデータを論理演Ωして」二
記谷演算手段に出力することを特徴とする・［作Ｉ［月 以」二のようにｔ１可成することにより、まず、オーバ
ーフローが乗じない通常の乗算演算の動作時において、
上記符号化手段は、入力される上記乗数データを二次の
ブースのアルゴリズムに基づいて符シフ化した後、上記
演算手段が上記符号化手段によって符号化されたデータ
と入力される被乗数データとの６積である各部分積のデ
ータを演算する。
次いで、上記加算手段が上記演算手段で演算された各部
分積のデータを加算して上記加算結果のデータを乗算器
の出力データとして出力する。
分積のデータを加算して上記加算結果のデータを乗算器
の出力データとして出力する。
また、上記被乗数データと上記乗数データがともに−１
であるときオーバーフロー状態となり、上記検出手段が
」二記肢乗敗データと上記乗数データがともに−１であ
ることを検出し検出信号を出力した後、上記制御手段が
、上記検出手段から出力される検出信号に応答して上記
加算手段から出力される乗算結果のデータが最高値とな
るように上記符号化手段から出力される符号化されたデ
ータを論理演算して上記演算手段に出力する。以上のよ
うにオーバーフロー状態時の処理を行うことができる。
であるときオーバーフロー状態となり、上記検出手段が
」二記肢乗敗データと上記乗数データがともに−１であ
ることを検出し検出信号を出力した後、上記制御手段が
、上記検出手段から出力される検出信号に応答して上記
加算手段から出力される乗算結果のデータが最高値とな
るように上記符号化手段から出力される符号化されたデ
ータを論理演算して上記演算手段に出力する。以上のよ
うにオーバーフロー状態時の処理を行うことができる。
また、例えば、岐乗数データＸと乗数データＹがそれぞ
れ自然数ｍ＋ｌビブトと自然数ｎ＋ｌビットの２の補数
の分散表示である次式で表され、Ｘ＝ Ｘ＠２０＋
Ｗｍ−１２−’ ＋ ｌ５−２２−１十−＋ ｘ、 ２
−”Ｙ＝ ｙｎ２０＋ ｙｎ−＋２−’ ＋ ｙｎ−
＋２−” ＋ ・” ＋ ｙｏ２−’上記演算手段が乗
算結果２を表す次式の右辺の各部分蹟を演算するように
構成できる。
れ自然数ｍ＋ｌビブトと自然数ｎ＋ｌビットの２の補数
の分散表示である次式で表され、Ｘ＝ Ｘ＠２０＋
Ｗｍ−１２−’ ＋ ｌ５−２２−１十−＋ ｘ、 ２
−”Ｙ＝ ｙｎ２０＋ ｙｎ−＋２−’ ＋ ｙｎ−
＋２−” ＋ ・” ＋ ｙｏ２−’上記演算手段が乗
算結果２を表す次式の右辺の各部分蹟を演算するように
構成できる。
Ｚ＝ （ｙｏ−２ｙ＋）２−’Ｘ
＋ （ｙ＋＋３’ｔ ２ｙ３）２−”′Ｘ＋・・・＋
（）’ｒ＋−４＋ｙｎ−ｓ−２ｙｎ−＊）２−”Ｘ＋
＋ （ｙｎ−＊＋ｙ、−＋−２ｙ、）２０Ｘさらに、例
えば、それぞれ３ビツトの乗数データを符号化する自然
数（ｎ＋１）／２個又は（ｎ＋２）／２ｇの上記符号化
手段と、上記自然数（ｎ＋１）／２個又は（ｎ＋２）／
２個の第１ないし第（ｎ＋１）／２又は第（ｎ＋２）／
２の上記演算手段を備え、上記検出信号に応答して第１
の演算手段が（ｍ＋２）ビットの部分積データのうち最
上位ビットを”０”とし最上位ビット以外のビットを”
ビとして上記加算手段に出力し、第２ないし第（ｎ＋
１）／２−Ｊ又は第（ｎ＋２）／２−１の演算手段が（
ｍ＋２）ビットの部分も７データの各ビ・ットを”Ｏ”
として上記加算手段に出力し、第（ｎ＋１）／２又は第
（ｎ＋２）／２の演算手段が（ｍ＋３）ビットの部分積
データのうち最下位ビットを”０“とし最下位ビット以
外の各ビットを” ｌ”として上記加算手段に出力する
ように上記制御手段が上記各符号化手段から出力される
符号化されたデータを論理演算して上記各演算手段に出
力するように枯成できる。
（）’ｒ＋−４＋ｙｎ−ｓ−２ｙｎ−＊）２−”Ｘ＋
＋ （ｙｎ−＊＋ｙ、−＋−２ｙ、）２０Ｘさらに、例
えば、それぞれ３ビツトの乗数データを符号化する自然
数（ｎ＋１）／２個又は（ｎ＋２）／２ｇの上記符号化
手段と、上記自然数（ｎ＋１）／２個又は（ｎ＋２）／
２個の第１ないし第（ｎ＋１）／２又は第（ｎ＋２）／
２の上記演算手段を備え、上記検出信号に応答して第１
の演算手段が（ｍ＋２）ビットの部分積データのうち最
上位ビットを”０”とし最上位ビット以外のビットを”
ビとして上記加算手段に出力し、第２ないし第（ｎ＋
１）／２−Ｊ又は第（ｎ＋２）／２−１の演算手段が（
ｍ＋２）ビットの部分も７データの各ビ・ットを”Ｏ”
として上記加算手段に出力し、第（ｎ＋１）／２又は第
（ｎ＋２）／２の演算手段が（ｍ＋３）ビットの部分積
データのうち最下位ビットを”０“とし最下位ビット以
外の各ビットを” ｌ”として上記加算手段に出力する
ように上記制御手段が上記各符号化手段から出力される
符号化されたデータを論理演算して上記各演算手段に出
力するように枯成できる。
［実施例］
ｉ１図は本発明の一実施例である二次のブースのアルゴ
リズムに基づいて被乗数Ｘを乗数Ｙで乗算する乗０器の
ブロック図であり、第１図において第３図と同一のもの
については同一の符号を付している。
リズムに基づいて被乗数Ｘを乗数Ｙで乗算する乗０器の
ブロック図であり、第１図において第３図と同一のもの
については同一の符号を付している。
この実施例の乗算器は、従来例の乗算器に比べて、上記
変換回路ＣＯ■を設けず、上記オーバーフロー処理を行
うためのサチュレーシジン制御部ＳＣＩないしＳＣ４を
新たに設けたことを特徴としている。
変換回路ＣＯ■を設けず、上記オーバーフロー処理を行
うためのサチュレーシジン制御部ＳＣＩないしＳＣ４を
新たに設けたことを特徴としている。
第１図において、入力される被乗数Ｘに対する２の＆１
ｉｒｊｔ分数表示の各ビットのデータＫＯ＋Ｘｌ＋・・
・、Ｘｓが入力端子ＴＸＯないしＴＸｍを介して入力レ
ジスタＩＲＩに人力され一時的に記憶された後、ＳＡＴ
回路Ｓ八及へ部分積生成部１３Ｍ＋に出力される。また
、入力される乗数Ｙに対する２のｈｆｉ数分数表示の各
ビットのデータＹｌｌ＋ｙＩ＋ ・・・。
ｉｒｊｔ分数表示の各ビットのデータＫＯ＋Ｘｌ＋・・
・、Ｘｓが入力端子ＴＸＯないしＴＸｍを介して入力レ
ジスタＩＲＩに人力され一時的に記憶された後、ＳＡＴ
回路Ｓ八及へ部分積生成部１３Ｍ＋に出力される。また
、入力される乗数Ｙに対する２のｈｆｉ数分数表示の各
ビットのデータＹｌｌ＋ｙＩ＋ ・・・。
ｙｎが入力端子ＴＹＯないしＴＹｎを介して入力レジス
タｒＢに人力され一時的に記憶された後、ＳＡＴ回路Ｓ
Ａ及びブースエンコーダ部Ｂ［Ｅ＋ないしＳＣ４に出力
される。
タｒＢに人力され一時的に記憶された後、ＳＡＴ回路Ｓ
Ａ及びブースエンコーダ部Ｂ［Ｅ＋ないしＳＣ４に出力
される。
ブースエンコーダ部ＢＥＩは、入力されるデー夕’！−
＋、ｙｏ、ｙ＋に対して次式で表される論理演算を行っ
た後、演算結果のデータＸ＋、２Ｘ１．Ｃ１をサチュレ
ーション制御部ＳＣＩに出力する。
＋、ｙｏ、ｙ＋に対して次式で表される論理演算を行っ
た後、演算結果のデータＸ＋、２Ｘ１．Ｃ１をサチュレ
ーション制御部ＳＣＩに出力する。
ここで、Ｙ−＋は上述の通り０である。また、ブースエ
ンコーダ部ｒ３１Ｅｌの動作を示す真理値表を第１表に
示す。
ンコーダ部ｒ３１Ｅｌの動作を示す真理値表を第１表に
示す。
Ｘ ｌ＝ Ｙ ｏ ・・・（／Ｉ
ａ）２Ｌ＝ｙ＋・Ｔ ・・・（、／Ｉ ｂ）ＣＩ
−ｙＩ ・・・（／Ｉｃ）ブースエ
ンコーダ部１３Ｅ２ないしｌ３Ｅ７１はそれぞれ、入力
されるデータＹ ｌ−１＋ ３’ Ｉ＋ Ｙ ｌｅ
ｔに対して次式で表される論理ｒｉｉ算を行った後、演
算結果のデータＸ、、２Ｘ、、Ｃ，をそれぞれサチュレ
ーション制御部ＳＣ２ないし５ＡＣ４に出力する。
ａ）２Ｌ＝ｙ＋・Ｔ ・・・（、／Ｉ ｂ）ＣＩ
−ｙＩ ・・・（／Ｉｃ）ブースエ
ンコーダ部１３Ｅ２ないしｌ３Ｅ７１はそれぞれ、入力
されるデータＹ ｌ−１＋ ３’ Ｉ＋ Ｙ ｌｅ
ｔに対して次式で表される論理ｒｉｉ算を行った後、演
算結果のデータＸ、、２Ｘ、、Ｃ，をそれぞれサチュレ
ーション制御部ＳＣ２ないし５ＡＣ４に出力する。
ここで、ｉはＯ，Ｉ、 ２．・・・、ｎ−１である。
Ｘｆｆ１：ｙＩ■ｙ＋−＋ 、 （５
ａ）２Ｌ−（ｙ＋■ｙ＋−＋） ＋ Ｕ’ｉユ刀σ７つ
・・・（５ｂ） Ｃｖ−Ｙ＋−＋ ・・・（５Ｃ
）ＳＡＴ回路ＳΔは、入力されるデータＸ。ないしＸｗ
＋ ｙｏないしｙｎに対して第２図の従来例と同様の
動作を行い、波乗数データ及び乗数データがともに−１
となるオーバーフロー状態となるとき１■レベルのＳＡ
Ｔ信号をサチュレーション制御部ＳＣＩないしＳＣ４に
出力する。
ａ）２Ｌ−（ｙ＋■ｙ＋−＋） ＋ Ｕ’ｉユ刀σ７つ
・・・（５ｂ） Ｃｖ−Ｙ＋−＋ ・・・（５Ｃ
）ＳＡＴ回路ＳΔは、入力されるデータＸ。ないしＸｗ
＋ ｙｏないしｙｎに対して第２図の従来例と同様の
動作を行い、波乗数データ及び乗数データがともに−１
となるオーバーフロー状態となるとき１■レベルのＳＡ
Ｔ信号をサチュレーション制御部ＳＣＩないしＳＣ４に
出力する。
サチュレーション制御部ＳＣＩにおいて、ブースエンコ
ーダ部ＢＥＩから出力されるデータＸ１がナントゲート
ＮＡＮＤ１の第１の入力端子に人力され、データ２Ｘ、
はそのままデータ２Ｘ１として部分積生成部ＢＭＩに出
力される。データＣ７はノアゲートＮ０ＲＩの第１の入
力端子に入力される。ＳＡＴ回路から出力されるＳＡＴ
信号はノアゲートＮ０ＲＩの第２の入力端子に入力され
るとともに、インバータＩＮＶＩを介してナンドゲ−ト
ＮＡＮＤ１の第２の入力端子に入力される。
ーダ部ＢＥＩから出力されるデータＸ１がナントゲート
ＮＡＮＤ１の第１の入力端子に人力され、データ２Ｘ、
はそのままデータ２Ｘ１として部分積生成部ＢＭＩに出
力される。データＣ７はノアゲートＮ０ＲＩの第１の入
力端子に入力される。ＳＡＴ回路から出力されるＳＡＴ
信号はノアゲートＮ０ＲＩの第２の入力端子に入力され
るとともに、インバータＩＮＶＩを介してナンドゲ−ト
ＮＡＮＤ１の第２の入力端子に入力される。
ナントゲートＮＡＮＤ ｌから出力されるデータはイン
バータＩＮＶ２を介して、データＸ 、＋ とじて部分
積生成部ＢＭＩに出力される。ノアゲートＮ０ＲＩから
出力されるデータはインバータＩＮｖ３を介して、デー
タＣ，１として部分積生成部ＢＭＩに出力される。
バータＩＮＶ２を介して、データＸ 、＋ とじて部分
積生成部ＢＭＩに出力される。ノアゲートＮ０ＲＩから
出力されるデータはインバータＩＮｖ３を介して、デー
タＣ，１として部分積生成部ＢＭＩに出力される。
サチュレーション制御部ＳＣ２において、ブースエンコ
ーダ部ＢＥ２から出力されるデータＸ、。
ーダ部ＢＥ２から出力されるデータＸ、。
２Ｘ、はそれぞれ、そのままデータｘ、’ 、２ｘ。
° として部分積生成部ＢＭ２に出力される。また、ブ
ースエンコーダ部ＢＥ２から出力されるデータＣ２はナ
ントゲートＮＡＮＤ２の第１の入力端子に入力される。
ースエンコーダ部ＢＥ２から出力されるデータＣ２はナ
ントゲートＮＡＮＤ２の第１の入力端子に入力される。
さらに、ＳＡＴ回路ＳΔから出力されるＳＡＴ信号は、
インバータＩＮＶ４を介してナントゲートＮＡＮＤ２の
第２の入力端子に入力される。またさらに、ナンドゲー
＋−Ｎ ’ｈ Ｎ Ｄ ２から出力されるデータはイン
バータ［ＮＶ５を介して、データＣ３″ として部分積
生成部［３Ｍ２に出力される。
インバータＩＮＶ４を介してナントゲートＮＡＮＤ２の
第２の入力端子に入力される。またさらに、ナンドゲー
＋−Ｎ ’ｈ Ｎ Ｄ ２から出力されるデータはイン
バータ［ＮＶ５を介して、データＣ３″ として部分積
生成部［３Ｍ２に出力される。
サチュレーション制御部ＳＣ３において、ブースエンコ
ーダ部ＢＥ３から出力されるデータＸ ｔ＋２ ｘ ｔ
はそれぞれ、そのままデータｘ、’ 、２ｘ。
ーダ部ＢＥ３から出力されるデータＸ ｔ＋２ ｘ ｔ
はそれぞれ、そのままデータｘ、’ 、２ｘ。
° として部分積生成部ＢＭ３に出力される。また、ブ
ースエンコーダ部ＢＥ３から出力されるデータＣ２はナ
ントゲートＮΔＮＤ３の第１の入力端子に入力される。
ースエンコーダ部ＢＥ３から出力されるデータＣ２はナ
ントゲートＮΔＮＤ３の第１の入力端子に入力される。
さらに、ＳＡＴ回路ＳＡから出力されるＳＡＴ信号は、
インバータＩＮＶ５を介してナントゲートＮΔＮＤ３の
第２の入力端子に入力される。またさらに、ナントゲー
トＮΔＮＤ３から出力されるデータはインバータＩＮＶ
６を介して、データＣ！′ とじて部分積生成部ＢＭ３
に出力される。
インバータＩＮＶ５を介してナントゲートＮΔＮＤ３の
第２の入力端子に入力される。またさらに、ナントゲー
トＮΔＮＤ３から出力されるデータはインバータＩＮＶ
６を介して、データＣ！′ とじて部分積生成部ＢＭ３
に出力される。
サチュレーション制御部ＳＣ４において、ブースエンコ
ー、１部［３Ｅ４から出力されるデータＸｔは、そのま
まデータＸｆ° とじて部分積生成部ＢＭ４に出力さ
れる。ブースエンコーダ部ｎ Ｅ ４から出力されるデ
ータ２Ｘ、は、ナントゲートＮΔＮＤ４の第１の入力端
子に入力され、ブースエンコーダＢＥ４から出力される
データＣ７は／アゲートＮ０Ｒ２の第１の入力端子に入
力される。ＳＡＴ回路ＳＡから出力されるＳＡＴ信号は
、ノアゲートＮ０Ｒ２の第２の入力り：１１子に入力さ
れるとともに、インバータｒＮＶ７を介してナントゲー
トＮΔＮＤ４の第２の入力端子に入力される。ナノドゲ
ートＮＡＮＤ４から出力されるデータはインバータｒＮ
Ｖ８を介して、データ２ｘ１′として部分積生成部ＢＭ
／Ｉに入力され、ノアゲートＮ０Ｒ２から出力されるデ
ータはインバータＩＮＶ９を介してデータＣ２″ とし
て部分積生成部［３Ｍ４に出力される。
ー、１部［３Ｅ４から出力されるデータＸｔは、そのま
まデータＸｆ° とじて部分積生成部ＢＭ４に出力さ
れる。ブースエンコーダ部ｎ Ｅ ４から出力されるデ
ータ２Ｘ、は、ナントゲートＮΔＮＤ４の第１の入力端
子に入力され、ブースエンコーダＢＥ４から出力される
データＣ７は／アゲートＮ０Ｒ２の第１の入力端子に入
力される。ＳＡＴ回路ＳＡから出力されるＳＡＴ信号は
、ノアゲートＮ０Ｒ２の第２の入力り：１１子に入力さ
れるとともに、インバータｒＮＶ７を介してナントゲー
トＮΔＮＤ４の第２の入力端子に入力される。ナノドゲ
ートＮＡＮＤ４から出力されるデータはインバータｒＮ
Ｖ８を介して、データ２ｘ１′として部分積生成部ＢＭ
／Ｉに入力され、ノアゲートＮ０Ｒ２から出力されるデ
ータはインバータＩＮＶ９を介してデータＣ２″ とし
て部分積生成部［３Ｍ４に出力される。
部分子ｉ’！生成部ｒ３Ｍｌないし８Ｍ４はそれぞれ、
公知の通り、入力レジスタｌ Ｒ］から出力されるデー
タＸ。ないしＸ、と、サチュレーションｕｌ ９ａ部Ｓ
ＣＩないしＳＣ４から出力されるデータＸ１°。
公知の通り、入力レジスタｌ Ｒ］から出力されるデー
タＸ。ないしＸ、と、サチュレーションｕｌ ９ａ部Ｓ
ＣＩないしＳＣ４から出力されるデータＸ１°。
２Ｘ、°Ｃ１′又はＸｔ’ 、２Ｘｔ’ 、Ｃｔ’ に
基づいて、上記（３）式の右辺の各部分積の演算を行い
、演算結果のデータを加算器へＤＤに出力する。
基づいて、上記（３）式の右辺の各部分積の演算を行い
、演算結果のデータを加算器へＤＤに出力する。
すなわち、部分積生成部［ＩＭｌないし８Ｍ４はそれぞ
れ、データＸ１又はＸｌｏ がＩ（レベルであるとき入
力されるδビットのデータｘ０ないしＸ、をそのまま出
力し、データＸ、又はＸ、′が１ルベルであるとき入力
される各ビットのデータｘ０ないしＸ、を上位側に１桁
だけけた移動させて、上記入力データを２倍する演算を
行い、さらに、Ｃ１又はＣ１°がＨレベルであるとき、
上記データＸ０ないしＸ、又は上記データＸ０ないしＸ
、が上位側に１桁だけ桁移動されたデータについてそれ
ぞれ補数演算を行い、演算結果のデータを加算器ＡＤＩ
）に出力する。
れ、データＸ１又はＸｌｏ がＩ（レベルであるとき入
力されるδビットのデータｘ０ないしＸ、をそのまま出
力し、データＸ、又はＸ、′が１ルベルであるとき入力
される各ビットのデータｘ０ないしＸ、を上位側に１桁
だけけた移動させて、上記入力データを２倍する演算を
行い、さらに、Ｃ１又はＣ１°がＨレベルであるとき、
上記データＸ０ないしＸ、又は上記データＸ０ないしＸ
、が上位側に１桁だけ桁移動されたデータについてそれ
ぞれ補数演算を行い、演算結果のデータを加算器ＡＤＩ
）に出力する。
なお、ＳＡＴ信号が１ルベルであるとき、部分積生成部
１３ＭＩはｍ＋２ビツトの出力データのうち最上位ピッ
ト（以下、ＭＳＢという。）を”Ｏ”とし、ＭＳＢ以外
のビットを′″ １″として（ｍ＋２）ビットのデータ
“０１１１・・・Ｉｌｌ”を加算器へＤＤに出力し、部
分積生成部ＯＭ２及び３Ｍ３はそれぞれ（ｍ＋２）ビッ
トの出力データの各ビットを”０”として（ｍ＋２）ビ
・ノドのデータ”０００・・・０００”を加算器ΔＤＤ
に出力し、部分積生成部ｒ３Ｍ／Ｉは最下位ビ・ット（
以下、しＳＢという。）を”Ｏ”としＬＳＢ以外のピ、
ノドを” ビとして（ｍ＋３）ビットのデータ” Ｉｌ
ｌ・・・１１０’を加算器ＡＤＤに出力する。
１３ＭＩはｍ＋２ビツトの出力データのうち最上位ピッ
ト（以下、ＭＳＢという。）を”Ｏ”とし、ＭＳＢ以外
のビットを′″ １″として（ｍ＋２）ビットのデータ
“０１１１・・・Ｉｌｌ”を加算器へＤＤに出力し、部
分積生成部ＯＭ２及び３Ｍ３はそれぞれ（ｍ＋２）ビッ
トの出力データの各ビットを”０”として（ｍ＋２）ビ
・ノドのデータ”０００・・・０００”を加算器ΔＤＤ
に出力し、部分積生成部ｒ３Ｍ／Ｉは最下位ビ・ット（
以下、しＳＢという。）を”Ｏ”としＬＳＢ以外のピ、
ノドを” ビとして（ｍ＋３）ビットのデータ” Ｉｌ
ｌ・・・１１０’を加算器ＡＤＤに出力する。
加算器へＤＤは、部分積生成部ＢＭＩないし８Ｍ４から
それぞれ出力されるデータを公知の通り加算して、（ｍ
＋ｎ＋ｌ）ビットの乗算結果２のデータを出力端子ＱＴ
に出力するとともに、キャリーデータを出力端子ＣＴに
出力する。
それぞれ出力されるデータを公知の通り加算して、（ｍ
＋ｎ＋ｌ）ビットの乗算結果２のデータを出力端子ＱＴ
に出力するとともに、キャリーデータを出力端子ＣＴに
出力する。
以上のように構成された乗１７器の動作についてＳＡＴ
信号が１、レベルであるときの通常の乗算演算、並びに
ＳＡＴ信号が１ルベルであるときのオーバーフロー状態
における動作に分けて第１図をｌＪｊσして以下に説明
する。
信号が１、レベルであるときの通常の乗算演算、並びに
ＳＡＴ信号が１ルベルであるときのオーバーフロー状態
における動作に分けて第１図をｌＪｊσして以下に説明
する。
（＋）通常の乗算演算
このとき、入力される波乗数Ｘに対する２の補数分数表
示の各ビットのデータＸ、、ｘ、、−，ｘ１が入力端子
ＴＸＯないしＴＸｍを介して入力レジスタＩＲＩに入力
され一時的に記憶された後、ＳＡＴ回路ＳΔ及び部分積
生成部ＢＭＩに出力される。また、入力される乗数Ｙに
対する２の補数分数表示の各ビットのデータｙ１１＋ｙ
＋＋ ・・・、 ｙｎが入力端子ＴＹＱない１．ＴＹ
ｎを介して入力レジスタＪＲ２に入力され一時的に記憶
された後、ＳＡＴ回路ＳＡ及びブースエンコーダ部ＢＥ
ＩないしＢＦ２に出力される。このとき、ＳＡＴ回路Ｓ
ＡはＬレベルのＳＡＴ信号をサチュレーション制御部Ｓ
ＣＩないしＳＣ４に出力する。
示の各ビットのデータＸ、、ｘ、、−，ｘ１が入力端子
ＴＸＯないしＴＸｍを介して入力レジスタＩＲＩに入力
され一時的に記憶された後、ＳＡＴ回路ＳΔ及び部分積
生成部ＢＭＩに出力される。また、入力される乗数Ｙに
対する２の補数分数表示の各ビットのデータｙ１１＋ｙ
＋＋ ・・・、 ｙｎが入力端子ＴＹＱない１．ＴＹ
ｎを介して入力レジスタＪＲ２に入力され一時的に記憶
された後、ＳＡＴ回路ＳＡ及びブースエンコーダ部ＢＥ
ＩないしＢＦ２に出力される。このとき、ＳＡＴ回路Ｓ
ＡはＬレベルのＳＡＴ信号をサチュレーション制御部Ｓ
ＣＩないしＳＣ４に出力する。
次いで、ブースエンコーダ部ＢＥＩは、入力されるデー
タＦ−＋、）’ｏ、７＋に対して（４ａ）ないしく４Ｃ
）式で表される論理演算を行った後、演算結果のデータ
Ｘ、、２Ｘ、、Ｃ，をサチュレーション制御部ＳＣＩを
介してそのままデータＸ、゛。
タＦ−＋、）’ｏ、７＋に対して（４ａ）ないしく４Ｃ
）式で表される論理演算を行った後、演算結果のデータ
Ｘ、、２Ｘ、、Ｃ，をサチュレーション制御部ＳＣＩを
介してそのままデータＸ、゛。
２Ｘ、’ 、Ｃ，’ として部分積生成部ＢＭＩに出
力する。また、ブースエンコーダ部ＢＥ２ないしＢＦ２
はそれぞれ、入力されるデータｙＩ−１＋ Ｙ ｌ＋
ｙ１．１ｊこ対して（５ａ）ないしく５Ｃ）式で表され
る論理演算を行った後、演算結果のデータＸｆ。
力する。また、ブースエンコーダ部ＢＥ２ないしＢＦ２
はそれぞれ、入力されるデータｙＩ−１＋ Ｙ ｌ＋
ｙ１．１ｊこ対して（５ａ）ないしく５Ｃ）式で表され
る論理演算を行った後、演算結果のデータＸｆ。
２Ｘ、、Ｃ，をそれぞれサチュレーシヲン制Ｕ＋＋部Ｓ
Ｃ２ないし５ＡＣ４を介してそのままデータＸ。
Ｃ２ないし５ＡＣ４を介してそのままデータＸ。
＋、 ２ Ｘ ｔ’ ＋ Ｃｆ’ として部分積生成
部ＢＭ２ないしＢＭ／ｌに出力する。
部ＢＭ２ないしＢＭ／ｌに出力する。
次いで、部分積生成部ＢＭＩないし８Ｍ４はそれぞれ、
公知の通り、入力レジスタ［Ｒ１から出力されるデータ
×６ないしＸ、と、サチュレーション制御部ＳＣＩない
しＳＣ４から構成される装置夕Ｘ、’ 、２Ｘ、°Ｃ１
又はＸ、’ 、２Ｘ、’ 、Ｃ。
公知の通り、入力レジスタ［Ｒ１から出力されるデータ
×６ないしＸ、と、サチュレーション制御部ＳＣＩない
しＳＣ４から構成される装置夕Ｘ、’ 、２Ｘ、°Ｃ１
又はＸ、’ 、２Ｘ、’ 、Ｃ。
°に基づいて、上記（３）式の右辺の各部分積の演算を
行い、演算結果のデータを上記加算器ＡＤＤに出力する
。
行い、演算結果のデータを上記加算器ＡＤＤに出力する
。
さらに、加算２：ＩΔＤＤは、部分Ｇ′１生成部１３Ｍ
１ないし１３Ｍ４からそれぞれ出力されるデータを公知
の通り加算して、（ｍ＋ｎ＋Ｉ）ビットの乗算結果Ｚの
データを出力端子ＱＴに出力するとともに、キャリーデ
ータを出力端子Ｃ′Ｆに出力する。
１ないし１３Ｍ４からそれぞれ出力されるデータを公知
の通り加算して、（ｍ＋ｎ＋Ｉ）ビットの乗算結果Ｚの
データを出力端子ＱＴに出力するとともに、キャリーデ
ータを出力端子Ｃ′Ｆに出力する。
以上で通常の乗算動作が終了する。
（２）オーバーフロー状態における動作このとき、上記
（１）の通常の乗算演算動作時と同様に、入力される被
乗数Ｘに対する２の補数分数表示の各ビットのデータＸ
。＋ＸＩ＋ ・・・、 Ｘｓが入力端子ＴＫＯないし
ＴＸｍを介して入力レジスタＩＲＩに入力され一時的に
記憶された後、ＳＡ′ｒ回路ＳＡ及び部分積生成部［３
Ｍ＋に出力される。また、入力される乗数Ｙに対する２
の補数分数表示の各ビットのデータｙ。、ｙｌ、・・・
＞Ｔｏが入力端子ＴＹＯないしＴＹｎを介して入力レ
ジスタＩＲ２に入力され一時的に記憶された後、ＳＡＴ
回路ＳΔ及びブースエンコーダ部ｒ３ＥＩないし１３１
ζ４に出力される。このときＳＡＴ回路ＳＡは、被乗数
Ｘと乗数Ｙがともに−１であるので、従来例と同様に、
１ルベルのＳＡＴ信号をサチュレーション制御部ＳＣＩ
ないしＳＣ４に出力する。
（１）の通常の乗算演算動作時と同様に、入力される被
乗数Ｘに対する２の補数分数表示の各ビットのデータＸ
。＋ＸＩ＋ ・・・、 Ｘｓが入力端子ＴＫＯないし
ＴＸｍを介して入力レジスタＩＲＩに入力され一時的に
記憶された後、ＳＡ′ｒ回路ＳＡ及び部分積生成部［３
Ｍ＋に出力される。また、入力される乗数Ｙに対する２
の補数分数表示の各ビットのデータｙ。、ｙｌ、・・・
＞Ｔｏが入力端子ＴＹＯないしＴＹｎを介して入力レ
ジスタＩＲ２に入力され一時的に記憶された後、ＳＡＴ
回路ＳΔ及びブースエンコーダ部ｒ３ＥＩないし１３１
ζ４に出力される。このときＳＡＴ回路ＳＡは、被乗数
Ｘと乗数Ｙがともに−１であるので、従来例と同様に、
１ルベルのＳＡＴ信号をサチュレーション制御部ＳＣＩ
ないしＳＣ４に出力する。
ブースエンコーダ部ＢＥＩないしＢＦ２はそれぞれ、」
二連と同様に符号化を行い、それぞれ符号化された、Ｈ
レベルのデータＸ、、１．レベルのデータ２Ｘ、、Ｈレ
ベルのデータＣＩ又はＬレベルのデータＸ、、Ｌレベル
のデータ２Ｘ、、Ｉ＋レベルのデータＣ１をサチュレー
ション制御部ＳＣＩないしＳＣ／Ｉに出力する。
二連と同様に符号化を行い、それぞれ符号化された、Ｈ
レベルのデータＸ、、１．レベルのデータ２Ｘ、、Ｈレ
ベルのデータＣＩ又はＬレベルのデータＸ、、Ｌレベル
のデータ２Ｘ、、Ｉ＋レベルのデータＣ１をサチュレー
ション制御部ＳＣＩないしＳＣ／Ｉに出力する。
サチュレーション制御部ＳＣＩは、入力されたデータに
基づいて上述の論理演算を行って、１７レベルのデータ
Ｘ、’、Ｌレベルのデータ２ｘ、’ 、及びＨレベルの
データＣ１を部分積生成部１３Ｍ１に出力する。また、
サチュレーション制御部Ｓ０２及びＳＣ３はそれぞれ、
入力されたデータに基づいて上述の論理演算を行って、
それぞれＬレベルのデータＸ、、２ｘ、、Ｃｔをそれぞ
れ部分積生成部ＢＭ２．ＢＭ３に出力する。さらに、サ
チュレーション制御部ＳＣ４は、入力されたデータにＬ
’ｉ ツいて上述の演算を行って、ＬレベルのデータＸ
ｔ、Ｌ レベルＩ）データ２ Ｘ ｔｘ 及ヒＨレベ
ルのデータＣ２を部分積生成部Ｉ３Ｍ、ｉに出力する。
基づいて上述の論理演算を行って、１７レベルのデータ
Ｘ、’、Ｌレベルのデータ２ｘ、’ 、及びＨレベルの
データＣ１を部分積生成部１３Ｍ１に出力する。また、
サチュレーション制御部Ｓ０２及びＳＣ３はそれぞれ、
入力されたデータに基づいて上述の論理演算を行って、
それぞれＬレベルのデータＸ、、２ｘ、、Ｃｔをそれぞ
れ部分積生成部ＢＭ２．ＢＭ３に出力する。さらに、サ
チュレーション制御部ＳＣ４は、入力されたデータにＬ
’ｉ ツいて上述の演算を行って、ＬレベルのデータＸ
ｔ、Ｌ レベルＩ）データ２ Ｘ ｔｘ 及ヒＨレベ
ルのデータＣ２を部分積生成部Ｉ３Ｍ、ｉに出力する。
これに応答して、部分積生成部ＢＭＩないし８Ｍ４はそ
れぞれ、入力レジスタＩＲＩから出力されるデータＸ。
れぞれ、入力レジスタＩＲＩから出力されるデータＸ。
ないしＸ、と、サチュレーション制御部ＳＣＩないしＳ
Ｃ４から出力されるデータＸ１°、２Ｘ１°Ｃ１又はＸ
、’ 、２Ｘ、’ 、Ｃ，’に基づいて、上記（３）式
の右辺の各部分積の演算を行い、演算結果のデータを加
算器ΔＤＤに出力する。ここで、部分積生成部ＢＭＩは
ｍ＋２ビ。
Ｃ４から出力されるデータＸ１°、２Ｘ１°Ｃ１又はＸ
、’ 、２Ｘ、’ 、Ｃ，’に基づいて、上記（３）式
の右辺の各部分積の演算を行い、演算結果のデータを加
算器ΔＤＤに出力する。ここで、部分積生成部ＢＭＩは
ｍ＋２ビ。
トの出力データのうち最上位ビット（以下、ＭＳＢとい
う。）を”０”とし、ＭＳＢ以外のビットを” １″と
して（ｍ＋２）ビットのデータ”０１１１・・１１１”
を加算器ＡＤＤに出力し、部分積生成部ＢＭ２及び８Ｍ
３はそれぞれ（ｍ＋２）ビットの出力データの各ビット
を”０“として（ｍ＋２）ビットのデータ”ＯＯＯ・・
・０００”を加算器ＡＤＤに出力し、部分積生成部ＢＭ
、Ｉは最下位ビット（以下、ＬＳｒ３という。）を”０
″としＬＳＢ以外のビットを” ビとして（ｍ＋３）ビ
ットのデータ” １１１・・・１１０”を加算器ΔＤＤ
に出力する。
う。）を”０”とし、ＭＳＢ以外のビットを” １″と
して（ｍ＋２）ビットのデータ”０１１１・・１１１”
を加算器ＡＤＤに出力し、部分積生成部ＢＭ２及び８Ｍ
３はそれぞれ（ｍ＋２）ビットの出力データの各ビット
を”０“として（ｍ＋２）ビットのデータ”ＯＯＯ・・
・０００”を加算器ＡＤＤに出力し、部分積生成部ＢＭ
、Ｉは最下位ビット（以下、ＬＳｒ３という。）を”０
″としＬＳＢ以外のビットを” ビとして（ｍ＋３）ビ
ットのデータ” １１１・・・１１０”を加算器ΔＤＤ
に出力する。
さらに、加算器ＡＤＤは、部分積生成部１３Ｍ１ないし
ｒ３Ｍ／Ｉからそれぞれ出力されるデータを公知の通り
加算して、各ビットがすべて” じである（ｍ＋ｎ＋Ｉ
）ビットのデータを出力端子ＱＴに出力するとともに、
Ｈレベルのキャリーデータを出力端子ＣＴに出力する。
ｒ３Ｍ／Ｉからそれぞれ出力されるデータを公知の通り
加算して、各ビットがすべて” じである（ｍ＋ｎ＋Ｉ
）ビットのデータを出力端子ＱＴに出力するとともに、
Ｈレベルのキャリーデータを出力端子ＣＴに出力する。
以上説明したように、オーバーフロー時にＳＡ′Ｉ゛回
路ＳＡから出力される１４レベルのＳＡＴ 信Ｑに応答
して、ブースエンコーダ部ＢＥＩないしＢＦ２から出力
されるデータに対してそれぞれ、第１図で示される論理
演算を行って部分積生成部ＢＭ１ないしｒ３Ｍ４に出力
するようにしたので、従来例のようにオーバーフロー時
において乗算結果を上記変換回路Ｃｏ■を用いて最大値
のデータ（ｌ−２−（・・ｎｌ）に変換する必要がない
とともに、このオーバーフロー処理を従来例に比べて高
速で処理することができる。上記サチュレーション制御
部ＳＣＩないしＳＣ４の回路は、上記変換回路ＣＯｖに
比べて非常に簡単であるので、本実施例の乗算器を集積
化したとき、集積回路チップ上での占有面積を従来例に
比べて小さくできる。
路ＳＡから出力される１４レベルのＳＡＴ 信Ｑに応答
して、ブースエンコーダ部ＢＥＩないしＢＦ２から出力
されるデータに対してそれぞれ、第１図で示される論理
演算を行って部分積生成部ＢＭ１ないしｒ３Ｍ４に出力
するようにしたので、従来例のようにオーバーフロー時
において乗算結果を上記変換回路Ｃｏ■を用いて最大値
のデータ（ｌ−２−（・・ｎｌ）に変換する必要がない
とともに、このオーバーフロー処理を従来例に比べて高
速で処理することができる。上記サチュレーション制御
部ＳＣＩないしＳＣ４の回路は、上記変換回路ＣＯｖに
比べて非常に簡単であるので、本実施例の乗算器を集積
化したとき、集積回路チップ上での占有面積を従来例に
比べて小さくできる。
第１表
第２表
［発明の効果コ
以上詳述したように本発明によれば、二次のブースのア
ルゴリズムに基づいてそれぞれ２の補数分散表示で表さ
れた上記被乗数データを乗数データで乗算を行う乗算器
において、上記被乗数データと上記乗数データがともに
−ｌであることを検出して検出信号を出力する検出手段
と、上記検出手段から出力される検出信号に応答して乗
算結果のデータが最高値となるように符号化手段から出
力される符号化されたデータを論理演算して演算手段に
出力する制御手段をつ１ｕえたたので、従来例のように
オーバーフロー時において乗算結果を上記変換回路ＣＯ
Ｖを用いて最大値のデータに変換する必要がなく、この
オーバーフロー処理を従来例に比べて高速で処理するこ
とができる。また、上記検出手段と上記制御手段からな
る本発明のオーバーフローの回路は従来例の変換回路Ｃ
ＯＶに比べて簡単であるので、本発明の乗算器を集積回
路化したとき、集積回路チップ上での占有面積を従来例
に比べて小さくすることができるという利点がある。
ルゴリズムに基づいてそれぞれ２の補数分散表示で表さ
れた上記被乗数データを乗数データで乗算を行う乗算器
において、上記被乗数データと上記乗数データがともに
−ｌであることを検出して検出信号を出力する検出手段
と、上記検出手段から出力される検出信号に応答して乗
算結果のデータが最高値となるように符号化手段から出
力される符号化されたデータを論理演算して演算手段に
出力する制御手段をつ１ｕえたたので、従来例のように
オーバーフロー時において乗算結果を上記変換回路ＣＯ
Ｖを用いて最大値のデータに変換する必要がなく、この
オーバーフロー処理を従来例に比べて高速で処理するこ
とができる。また、上記検出手段と上記制御手段からな
る本発明のオーバーフローの回路は従来例の変換回路Ｃ
ＯＶに比べて簡単であるので、本発明の乗算器を集積回
路化したとき、集積回路チップ上での占有面積を従来例
に比べて小さくすることができるという利点がある。
第１図は本発明の一実施例である乗算器のブロック図、
第２図は第１図及び第３図のＳＡＴ回路の回路図、
第３図は従来例の乗算器のブロック図、第４図は第３図
の変換回路の１ビット分の回路を示す回路図である。 Ｓ八・・・ＳＡ’ｒ回路、 ［ＩＥ＋ないし［３Ｅ／ｌ・・・ブースエンコーダ部、
ＳＣＩないしＳＣ４・・・サチュレーション制御部、ｎ
ＭＩないし［３Ｍ４・・・部分積生成部、八ＤＤ・・・
加算器、 ＩＮＶＩないしｆＮＶ９・・・インバータ、ＮへＮＤＩ
ないしＮＡＮＤ４・・・ナントゲート、Ｎ０ＲＩないし
Ｎ０Ｒ２・・・ノアゲート。
の変換回路の１ビット分の回路を示す回路図である。 Ｓ八・・・ＳＡ’ｒ回路、 ［ＩＥ＋ないし［３Ｅ／ｌ・・・ブースエンコーダ部、
ＳＣＩないしＳＣ４・・・サチュレーション制御部、ｎ
ＭＩないし［３Ｍ４・・・部分積生成部、八ＤＤ・・・
加算器、 ＩＮＶＩないしｆＮＶ９・・・インバータ、ＮへＮＤＩ
ないしＮＡＮＤ４・・・ナントゲート、Ｎ０ＲＩないし
Ｎ０Ｒ２・・・ノアゲート。
Claims (2)
- （１）入力される乗数データを二次のブースのアルゴリ
ズムに基づいて符号化する符号化手段と、上記符号化手
段によって符号化されたデータと入力される被乗数デー
タとの各積である各部分積のデータを演算する演算手段
と、 上記演算手段で演算された各部分積のデータを加算して
上記加算結果のデータを乗算器の出力データとして出力
する加算手段を備え、 それぞれ２の補数分数表示で表された上記被乗数データ
を乗数データで乗算を行う乗算器において、 上記被乗数データと上記乗数データがともに−１である
ことを検出し検出信号を出力する検出手段と、 上記検出手段から出力される検出信号に応答して上記加
算手段から出力される乗算結果のデータが最高値となる
ように上記符号化手段から出力される符号化されたデー
タを論理演算して上記演算手段に出力する制御手段とを
備えたことを特徴とする乗算器。 - （２）被乗数データＸと乗数データＹがそれぞれ自然数
ｍ＋１ビットと自然数ｎ＋１ビットの２の補数の分数表
示である次式で表され、 Ｘ＝−ｘ＿ｍ２＾０＋ｘ＿ｍ＿−＿１２＾−＾１＋ｘ＿
ｍ＿−＿２２＾−＾２＋…＋ｘ＿０２＾−＾ｍＹ＝−ｙ
＿ｎ２＾０＋ｙ＿ｎ＿−＿１２＾−＾１＋ｙ＿ｎ＿−＿
２２＾−＾２＋…＋ｙ＿０２＾−＾ｎ上記演算手段が乗
算結果Ｚを表す次式の右辺の各部分積を演算することを
特徴とする請求項第１項記載の乗算器。 Ｚ＝（ｙ＿０−２ｙ＿１）２＾−＾ｎＸ ＋（ｙ＿１＋ｙ＿２−２ｙ＿３）２＾−＾ｎ＾＋＾２Ｘ
＋…＋（ｙ＿ｎ＿−＿４＋ｙ＿ｎ＿−＿３−２ｙ＿ｎ＿
−＿２）２＾−＾２Ｘ＋＋（ｙ＿ｎ＿−＿２＋ｙ＿ｎ＿
−＿１−２ｙ＿ｎ）２＾０Ｘ（３）それぞれ３ビットの
乗数データを符号化する自然数（ｎ＋１）／２個又は（
ｎ＋２）／２個の上記符号化手段と、 上記自然数（ｎ＋１）／２個又は（ｎ＋２）／２個の第
１ないし第（ｎ＋１）／２又は第（ｎ＋２）／２の上記
演算手段を備え、 上記検出信号に応答して第１の演算手段が（ｍ＋２）ビ
ットの部分積データのうち最上位ビットを“０”とし最
上位ビット以外のビットを“１”として上記加算手段に
出力し、第２ないし第（ｎ＋１）／２−１又は第（ｎ＋
２）／２−１の演算手段が（ｍ＋２）ビットの部分積デ
ータの各ビットを“０”として上記加算手段に出力し、
第（ｎ＋１）／２又は第（ｎ＋２）／２の演算手段が（
ｍ＋３）ビットの部分積データのうち最下位ビットを“
０”とし最下位ビット以外の各ビットを“１”として上
記加算手段に出力するように上記制御手段が上記各符号
化手段から出力される符号化されたデータを論理演算し
て上記各演算手段に出力することを特徴とする請求項第
２項記載の乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097693A JPH01267728A (ja) | 1988-04-19 | 1988-04-19 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63097693A JPH01267728A (ja) | 1988-04-19 | 1988-04-19 | 乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01267728A true JPH01267728A (ja) | 1989-10-25 |
Family
ID=14199024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63097693A Pending JPH01267728A (ja) | 1988-04-19 | 1988-04-19 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01267728A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06119148A (ja) * | 1990-09-20 | 1994-04-28 | American Teleph & Telegr Co <Att> | 演算回路 |
| EP0992885B1 (en) * | 1998-10-06 | 2005-12-28 | Texas Instruments Incorporated | Multiplier accumulator circuits |
| US7315163B2 (en) | 2005-02-17 | 2008-01-01 | Matsushita Electric Industrial Co., Ltd. | Arithmetic unit |
| JP2009524169A (ja) * | 2006-01-20 | 2009-06-25 | クゥアルコム・インコーポレイテッド | 予め飽和させる固定小数点乗算器 |
-
1988
- 1988-04-19 JP JP63097693A patent/JPH01267728A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06119148A (ja) * | 1990-09-20 | 1994-04-28 | American Teleph & Telegr Co <Att> | 演算回路 |
| EP0992885B1 (en) * | 1998-10-06 | 2005-12-28 | Texas Instruments Incorporated | Multiplier accumulator circuits |
| US7315163B2 (en) | 2005-02-17 | 2008-01-01 | Matsushita Electric Industrial Co., Ltd. | Arithmetic unit |
| CN100440136C (zh) * | 2005-02-17 | 2008-12-03 | 松下电器产业株式会社 | 算术单元 |
| JP2009524169A (ja) * | 2006-01-20 | 2009-06-25 | クゥアルコム・インコーポレイテッド | 予め飽和させる固定小数点乗算器 |
| JP2011248904A (ja) * | 2006-01-20 | 2011-12-08 | Qualcomm Incorporated | 予め飽和させる固定小数点乗算器 |
| US8082287B2 (en) | 2006-01-20 | 2011-12-20 | Qualcomm Incorporated | Pre-saturating fixed-point multiplier |
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