JPH02247727A - 乗算装置及びその方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は乗算装置に関する。

Ｂ、従来の技術 本発明に開運する従来の乗算装置は、ヨーロッパ特許出
願第１２９０３９Ｂ１号に記載されている。この特許出
願に記載されている乗算装置において、ブース・アルゴ
リズム（Ｂｏｏｔｈ　ａｌｇｏｒｉｔｈｍ　）に従って
動作するエンコード・ユニット（符号化装置）に、オペ
ランドＹが印加され、そして、順序付けられたオペラン
ドの１対の数字、即ち数字対が形成される。これらの１
対の数字は、第２のオペランドＸが供給される次の乗算
−加算器に印加される。この乗算−加算器において、オ
ペランドＹは、エンコード・ユニットによって形成され
た１対の数字と乗算されて、一部分積が形成され、次に
、これらの部分積は最終積を形成するために、加算され
る。

上述の特許出願に記載されているように、この乗算装置
は、例えば１０個の数字からなるオペランドのような小
数の数字を持つオペランドに適している。然しながら、
例えば６０個の数字からなるオペランドのように大きな
数のオペランドに対しては、この特許出願に記載されて
いる乗算装置は、部分積を加算するのに非常に大きな処
理時間を必要とするという弱点を持っている。

Ｃ９発明が解決しようとする課題 本発明の目的は、大きな数の数字を含むオペランドの乗
算を、従来の装置よりも道かに小さな演算時間で処理す
ることの出来る乗算装置を提供することにある。

Ｄ０問題点を解決するための手段 本発明に従って、乗算ユニットを２つの乗算アレイに分
割することと、第２のオペランド（演算子）を形成する
係数を２つの乗算アレイに対応して与えることとによっ
て、２つの乗算アレイにおいて、第１のオペランドと夫
々の係数とを同時に乗算することと、次に、得られた部
分積を加算することが可能となる。その結果、夫々の１
つの部分完了積が、はぼ同時に、２つの乗算アレイの出
力に利用可能であり、上記の部分完了積は、乗算アレイ
に接続された論理ユニットにおいて、最終積に組合わさ
れる。２つのオペランドを時間的に並行させた上述の処
理によって、その後に部分積を加算する回数が減少され
、これは、転じて、乗算によって発生する遅延時間を大
幅に減少させる。

本発明の乗算装置の実施例において、複数個の論理ユニ
ットが設けられており、これによって乗算アレイによっ
て形成された２つの部分完了積の論理的な組合わせが実
行される。

本発明の乗算装置の他の実施例において、繰上げ加算ア
レイが、加算アレイによって部分的に発生された和及び
繰上げから最終積を発生するのに用いられる。

本発明の乗算装置の他の実施例において、エンコード・
ユニットにおいて使用されるアルプリズムに従った所定
の信号が供給される繰上げ修正ユニットが与えられてい
る。ブース・アルプリズムを適用することによって、繰
上げ修正ユニットは、次に低位の部分完了積と、次に低
位の部分完了積の最上位数字に関連された第２及び第３
加算アレイの特定の加算器の繰上げとが供給される。従
って、エンコード・ユニットにおいて最初に用いられた
アルプリズムを用いて、２つの部分完了積の論理的組合
わせが行われる。

本発明の乗算装置の他の実施例において、エンコード・
ユニットはブース・アルプリズムを用いることによって
、第２のオペランドから所定の出力信号を発生し、そし
て、エンコード・ユニットからの信号に従って乗算ユニ
ットが第１のオペランドの数字を選択する。上述のよう
に、出力信号を固定し、そして第１及び第２のすベラン
ドの数字を論理的に組合わせることによって、必要とす
るトランジスタの数を少なくすることが出来るので、本
発明の乗算装置の集積半導体構造において、乗算を実行
する回路に必要とする半導体の空間は小さくて済む。

本発明の乗算装置の他の実施例において、乗算アレイに
おいて発生された部分積は順次に加算され、そして得ら
れた部分積の符合は、２つの数字によって伝播されるの
で、部分積を加算するための加算器の数が少なくなり、
従って、集積回路における半導体の面積が減少される。

本発明の乗算装置の他の実施例において、繰上げのフィ
ードバックによって、部分完了積の表示が部分完了積の
最高位数字から発生されるような態様で乗算アレイが設
けられている。従って、部分完了積の発生において、他
の余分なステップを避けることが出来るので、乗算によ
り生じる時間的な遅延を減らすことが出来る。

本発明の乗算装置の他の実施例において、バッファが乗
算アレイに関連付けられている。従って、論理ユニット
が前のオペランドの論理組合わせを行っている間に、次
のオペランドを乗算アレイに供給することが可能である
。

Ｅ、実施例 第１図のブロック図で示した乗算装置は、乗算ユニット
（ＭＵＬＴ）１０と、エンコード・ユニット（ＥＮＣＯ
ＤＥ）１２と、繰上げ加算器（ｃＰＡ）１５とを含んで
いる０乗算ユニット１０は、バイナリ数字ＤＯ乃至Ｄ５
９で構成される第１のオペランド（ＭＡＮＤ）としての
被乗数が供給される。エンコード・ユニット１２は、バ
イナリ数字ＣＯ乃至Ｃ５７で構成される第２のオペラン
ド（ＭＩＥＲ）である乗数が供給され、これにより、乗
数の数字ＣＯ乃至Ｃ２８と、Ｃ２９乃至Ｃ５７とが夫々
組合わせられる。以下の説明において使用される記号、
例えばＤＯや、ＣＯのような数字「０」を持つ記号が付
されたビットは、最上位のビットである。

後述されるように、エンコード・ユニット１２は、乗数
の数字ＣＯ乃至Ｃ２８と、Ｃ２９乃至Ｃ５７とから、ブ
ース・アルプリズムに従った特定の出力信号を発生する
。第１図において、エンコード・ユニット１２の出力信
号は、参照記号ＩＸ、２Ｘ、ＴＸ％ＴＩＸで表わされて
おり、これらの１組の出力信号は、数字ＣＯ乃至Ｃ１と
、Ｃ１乃至Ｃ３等々、そして、Ｃ２９乃至Ｃ３０と、Ｃ
３０乃至Ｃ３２等々に関連付けられている０乗数、ＣＯ
乃至Ｃ２８及びＣ２９乃至Ｃ５７から誘導された出力信
号は、乗算ユニット１０に印加される。

乗算ユニット１０は２つの乗算アレイ、即ち参照数字２
０で示した乗算アレイＡ及び参照数字２２で示した乗算
アレイＢと、乗算アレイ２０及び２２に関連している２
つのバッファ２１及び２３と、論理ユニット２５とで構
成されている。乗数の数字ＣＯ乃至Ｃ２８に属するエン
コード・ユニット１２の出力信号は、乗算アレイ２０に
印加されるが、他方、乗数、Ｃ２９乃至Ｃ５７に属する
エンコード・ユニット１２の出力は、乗算アレイ２２に
印加される。後述されるように、乗数の数字ＣＯ乃至０
２８と、Ｃ２９乃至Ｃ５７とは、２つの乗算アレイ２０
及び２２の中の被乗数の数字ＤＯ乃至Ｄ５９と乗算され
る。これらの乗算の結果、数字ＡＴＯ乃至ＡＴ８８で構
成される部分完了積は、乗算アレイ２０の出力で利用可
能であり、数字ＢＴＯ乃至ＢＴ８８で構成される部分完
了積は、乗算アレイ２２の出力で利用可能である。

２つの部分完了積、ＡＴＯ乃至ＡＴ８８と、ＢＴＯ乃至
ＢＴ８８とは、バッファ・メモリ２１及び２３に記憶さ
れる。

部分完了積ＡＴＯ乃至ＡＴ８８と、ＢＴＯ乃至ＢＴ８８
とは、第１の加算アレイＣ５Ａｌ　（参照数字２７）と
、第２の加算アレイＣ３Ａ２（参照数字２８）と、第３
の加算アレイＣ３Ａ３（参照数字２９）と、第４の加算
アレイＨＡ４　（参照数字３０）を含む論理ユニット２
５に印加される。

第１図に示したように、これらの４つの加算アレイ２７
．２８．２９及び３０は、論理ユニット２５に供給され
た入力信号から、参照数字ＳＣＯ乃至５Ｃ１１７で示さ
れた多数の出力信号を発生する。

更に、論理ユニット２５は、出力信号ＣＰＣＴＲＬを発
生する繰上げ修正ユニットＣＭＣ３２を含む。

論理ユニット２５の出力信号ＳＣＯ乃至５Ｃ１１７と、
ＣＰ　ＣＴ　ＲＬ、とけ、繰上げ加算アレイ（ｃＰＡ）
１５の入力に印加され、繰上げ加算アレイ１５は、上述
の入力信号から、被乗数及び乗数の積に対応するバイナ
リ数字ＰＯ乃至Ｐ１１７で構成される出力信号ＰＲＯＤ
を発生する。

第２Ａ図に示した表と、第２Ｂ図に与えられた算術演算
の例とを参照して、ブース・アルゴリズムを以下に説明
する。このアルプリズムにおいて、１対の数字は以下の
ように形成される。

Ｃ５６乃至Ｃ５７とＣ２７乃至Ｃ２８との対、Ｃ５４乃
至Ｃ５５とＣ２５乃至Ｃ２６との対、等々である。

一般的に表現すると、これらの１対の数字は以下の通り
である。

Ｉ＝５７．５５．５３等々と、 １＝２８．２６．２４等々とを有する、Ｃ１−１乃至Ｃ
１の数字の対である。

夫々次の数字ＣＩ＋１をこれらの１対の数字に加算する
。これらの３つの数字、Ｃ１−１、Ｃ１、ＣＩ＋１から
、第２Ａ図の表に従った特定の係数が、夫々のバイナリ
値の関数として得られる。

これらの係数によって、第２Ｂ図に示された算術演算の
例のように、被乗数がこれらの係数と乗算される。第２
Ｂ図において、乗数は、１対の数字に分割されて、各数
字の対に対して付加的な数字が関連付けられる。第２Ａ
図の表に従って、被乗数と乗算されるべき夫々１つの係
数を誘導し、得られた部分積が、数字の夫々の数によっ
てシフトされ、これによって、乗数の夫々の１対の数字
もまたシフトされる。第２Ｂ図において、夫々の係数に
開運した部分積は、参照数字ＰＰＩ乃至ＰＰ５によって
示されている０部分積ＰＰ３及びＰＰ４において丸で囲
まれた「１」は、これらの部分積がマイナスの符合を持
っていることを表わしている。

次に、部分積ＰＰＩ乃至ＰＰ５は、加算されて、部分和
Ｓ１乃至Ｓ３を形成する。部分積のマイナス符合は、部
分和の最高位数字の和、または繰上げが他の２つの数字
によって伝播されたものにおいて考慮される０部分和Ｓ
３と部分積ＰＰ５とを加算して最終積ＢＰを得る際に、
若し、繰上げがあれば、この繰上げは、使用されている
ブース・アルゴリズムによって無視され、この結果は第
２Ｂ図の符合Ｘによって表示されている。符号Ｘを持っ
た数字以外の最終積ＥＰは、被乗数と乗数の積を表わす
。

第２Ａ図の表に従った係数において、乗数の数字ＣＯ乃
至Ｃ２８と、Ｃ２９乃至Ｃ５７とは、エンコード・ユニ
ット１２においてエンコードされる。この係数は、上述
した出力信号ＩＸ、２Ｘ、ＴＸ、ＴＩＸの形式で表わさ
れ、そして、上述した仕様に従って、−組の出力信号が
、ｌに属する各グループの数字に関連付けられる。

エンコード・ユニットによって発生された係数と、被乗
数との乗算は、乗算アレイ２０．２２において実行され
る。乗算アレイ２０は、乗数の数字ＣＯ乃至Ｃ２８と関
連した係数が供給され、そして、乗算アレイ２２は、乗
数の数字Ｃ２９乃至Ｃ５７と関連した係数が供給される
。乗算は、乗算アレイ２０．２２中に含まれている選択
回路（ＭＵＸ）によって行われ、その選択回路のうちの
１つが参照数字３５によって、第３Ａ図のブロック回路
図で示されている。

第３Ａ図に示されている選択回路３５は、エンコード・
ユニット１２の出力信号ＩＸ、２Ｘ％ＴＸ、ＴＩＸと、
被乗数の相次ぐ２つの数字ＤＩ、Ｄ　Ｉ＋１とが供給さ
れ、そして、これらの出力信号と、被乗数の与えられた
数字とは、１に属する乗数のグループに夫々関連付けら
れる。これらの入力信号から、選択回路３５は、第３Ｂ
図の表において与えられた態様で出力信号ｒＯＵＴＪを
発生する。

出力信号ＩＸ及び２Ｘの両方がＯならば、被乗数は係数
「０」で乗算される。若し、出力信号ＩＸが１ならば、
被乗数は、係数「１」で乗算されるか、または係数「−
１」で乗算される。然しながら、若し、出力信号２Ｘが
１であるならば、被乗数は係数「２」で乗算されるか、
または係数「−２」で乗算される。出力信号ＴＸ及びＴ
ＩＸは、上述の係数が正であるか、または負であるかを
決定する。若し、Ｔ　Ｘが１であるならば、係数「−１
」が選択され、若し、係数ＴＩＸが１であるならば、係
数「−２」が選択される。

後述するけれども、被乗数の各数字は関連した選択回ｗ
ｉ３５を持っている。若し、この選択回路３５に係数「
１」を表わす入力信号が印加されたならば、選択回路８
５は、被乗数の数字ＤＩを出力に切り換える。これは、
被乗数に対して１を乗算することに対応する。他方、若
し、選択回路３５の入力信号が係数「２」を表わすなら
ば、被乗数の数字Ｄ１＋１を、出力信号として通過する
。

この数字Ｄ　Ｉ＋１は、被乗数の数字Ｄ１よりも１数字
だけ低い値を持っている。従って、数字ＤＩ＋１を、選
択回路３５の出力に切り換えることは、１数字だけ高い
値に被乗数をシフトすることとなり、これは、転じて、
被乗数に対して２を乗算することに対応する。若し、選
択回路３５の入力信号が、係数「−１」、またはｒ　＝
　２　Ｊを表わすならば、被乗数の対応する否定形の数
字ＤｉＦ及びＤｉ＋ＩＦは、出力において「ＯＵＴ」信
号が発生される。

第３Ｃ図及び第３Ｄ図と、第３Ｅ図及び第８Ｆ図は選択
回路３５の２つの実施例を示している。

第３Ｃ図に示した実施例において、信号ＤＩ及びＴＸと
、信号ＤＩ＋１及びＴＩＸとは、夫々排他的オア・ゲー
ト３７及び３８に印加され、それらのゲートの出力信号
は、夫々アンド・ゲート３９及び４０に夫々印加される
。更に、アンド・ゲート３９は信号１、Ｘが印加され、
そしてアンド・ゲート４０は信号２Ｘが印加される。ア
ンド・ゲート３９及び４０の出力は、否定オア・ゲート
４１に接続されており、否定オア・ゲート４１の出力に
おいて、否定信号０ＵＴＦが発生される。

第３Ｃ図の選択回路３５は、、０ＭＯ８技術による第３
Ｄ図に従った回路形式で実現化することが出来る。第３
Ｄ図において、トランジスタ５０．５１．５２．５３と
、トランジスタ５５．５６．５７．５８とが、夫々直接
接続された回路を形成している。トランジスタ５０．５
１．５２．５３はＰ型トランジスタであり、トランジス
タ５５．５６．５７．５８はＮ型トランジスタである。

被乗数の数字ＤＩはトランジスタ５０と、トランジスタ
５１のゲートとに供給され、否定形の数字ＤＩＦはトラ
ンジスタ５２のゲートと、トランジスタ５３とに供給さ
れる。同じように、数字ＤＩ＋１と、否定形の数字Ｄ！
＋ＩＦとは、トランジスタ５５．５６と、トランジスタ
５７．５８とに接続される。信号ＴＸは、トランジスタ
５１．５２の接続点に接続されている２つのトランジス
タ５０．５３のゲートに印加される。同じように、信号
ＴＩＸはトランジスタ５５．５８と、トランジスタ５６
．５７とに印加される。更に、トランジスタ６０．６１
．６２．６３と、トランジスタ６５．６６．６７．６８
とは、夫々正電圧源とアースとの間で直列に接続されて
いる回路を形成している。トランジスタ６０．６１．６
５．６６はＰ型トランジスタであり、トランジスタ６２
．６３．６７．６８はＮ型トランジスタである。トラン
ジスタ６０．６２のゲートは、トランジスタ５０．５１
の接続点と、トランジスタ５２．５８の接続点とに接続
されている。同じように、トランジスタ６６．６８のゲ
ートは、トランジスタ５５１５６の接続点と、トランジ
スタ５７．５８の接続点とに接続されている。トランジ
スタ６１．６７のゲートは、信号２Ｘが印加されており
、トランジスタ６３．６５のゲートは、信号ＩＸが印加
されている。トランジスタ６２．６３の接続点と、トラ
ンジスタ６７．６８の接続点とは、相互接続されている
。同様に、トランジスタ６１．６２の接続点と、トラン
ジスタ６６．６７の接続点とは、相互接続されており、
それらの相互接続点には、出力信号０ＵＴＦが発生され
る。

第３Ｅ図に示された選択回路３５の実施例におイテ、信
号Ｄｌ及びＴＸと、ＤＩ＋１及びＴＩＸとは、排他的ノ
ア・ゲート４３．４４に夫々印加され、排他的ノア・ゲ
ート４３及び４４の出力は、オア・ゲート４５．４６に
夫々印加される。オア・ゲート４５．４６の出力は否定
アンド・ゲート４７に接続され、否定アンド・ゲート４
７から選択回路の出力信号が発生される。

第３Ｅ図の選択回路３５は、第３Ｆ図に示した回路によ
って集積回路化することが出来る。第３Ｆ図の回路はト
ランジスタ７０乃至７３と、トランジスタ７５乃至７８
と、トランジスタ８０乃至８８と、トランジスタ８５乃
至８８とを含んでいる。これらのトランジスタの相互接
続は、第３Ｄ図の回路の相互接続と対応している。また
、第３Ｆ図に示した信号ＴＸ及びＴＩＸは、第３Ｄ図の
回路と同じように印加される。

第３Ｆ図の回路において、信号ＤＩ、ＤＩＦ。

ＤＩ＋１及びＤＩ＋ＩＦは、第３Ｄ図の信号と比較して
、常に否定形の信号である。第３Ｄ図に示した回路の信
号２Ｘ及びＩＸの代りに、否定形の信号ＩＸＦ及び２Ｘ
Ｆは、第１図の回路の同じ位置に印加される。出力信号
として、信号ｒＯＵＴＪが、第３Ｆ図の回路の出力端子
に発生される。

第４図において、乗算アレイ２０．２２のうちの１つが
ブロック図で示されている。これらの乗算アレイ２０．
２２の各々は、行及び列に配列された複数個の加算器９
０を含んでいる。複数の加算器９０が特定の参照数字９
１乃至９８によって、第４図に示されている。

第４図の乗算アレイの各列は、バイナリ数字に開運付け
られており、最高位の数字は、第４図において、左側に
配列されている。与えられた乗算アレイの各行において
、被乗数の数字ＤＯ乃至Ｄ５９は、乗数の数字ＣＯ乃至
Ｃ５７に属する係数で乗算され、そして前の部分積に夫
々加算される。

この目的のために、夫々１つの選択回路３５が、加算器
９０の入力に対して直列に配列され、そして夫々の位置
の乗算は、その選択回路によって遂行され、他方、加算
器９０の他の入力は、前の部分積の対応する数字が夫々
印加される。

第４図において、上部から下部に相互に相次いで連続し
ている行は、高位値に向かう夫々２つの数字によって、
乗数の数字に対する行の相関に従って、それらの加算器
９０に対してシフトされる。

負の部分積の場合において、第２図の算術演算の例に開
運して説明された２つの数字による伝播は、第４図の乗
算アレイにおいて遂行される。この乗算アレイにおいて
、例えば加算器９２の出力信号、即ち和及び繰上げは、
加算器９４．９５及び９６の対応する入力に印加される
。

第４図の乗算アレイにおいて、部分積の加算から得られ
た結果は、最底部のライン中の個々の列に配列されてい
る加算器９０の出力において利用可能である。最終結果
の積は、各列において、−即ち各数字において、次の低
位の数字から得られた和の数字Ｓと、１つの繰上げ数字
Ｃとで構成される。既に述べたように、乗算アレイ２０
は部分完了積ＡＴＯ乃至ＡＴ８８を作成し、そして乗算
アレイ２２は部分完了積ＢＴＯ乃至ＢＴ８８を作成する
。

他の出力信号として、第４図に示された乗算アレイは、
加算器９８によって、信号ＳＰを発生する。若し、加算
器９７から繰上げがあるか、または加算器９３の出力信
号の１つが論理「１」であれば、上述の信号ＳＰは、論
理「１」である、これらの２つの出力信号は、加算器９
１が入力信号として論理「Ｏ」を供給されるので、同時
に論理「１」にはなり得ない。その結果加算器９１中の
加算の結果は、２の数値を絶対に越えることはない、２
つの数字によって加算器９１の出力信号の伝播によって
、加算器９２の入力信号の１つは、常に論理「０」にあ
るから、加算器９２における加算演算は、２の数値を絶
対に越えることはない。

この機能は加算器９３に対する相次ぐ下位のライン上に
続けられる。上述したように、加算器９３の２つの出力
信号の１つは、常に論理「０」にある、従って、加算器
９８の出力信号ＳＰは、最後のラインであるが、併し、
加算器９７を含む最後のラインからの切り上げを持つ加
算器９３を含む１つのラインの符合のオア論理演算を表
わす。

被乗数及び乗数の係数からの２つの部分完了積ＡＴＯ乃
至ＡＴ８８と、ＢＴＯ乃至ＢＴ８８の組合わせは、時間
に対して並列モードで、即ち、はぼ同時に、２つの乗算
アレイ２０．２２で計算される。従って、部分完了積Ａ
ＴＯ乃至ＡＴ８８と、ＢＴＯ乃至ＢＴ８８とは、バッフ
ァ・メモリ２１．２３に記憶するためと、更に処理する
ために、乗算アレイ２０．２２の出力において、殆ど同
時に利用可能である。

第５Ａ図及び第５Ｂ図は、２つの部分完了積ＡＴＯ乃至
ＡＴ８８と、ＢＴＯ乃至ＢＴ８８とを最終積ＰＯ乃至Ｐ
１１７に論理的に組合わせるための論理を示す図である
。２つの部分完了積は夫々、和の数字Ｏ乃至８８と、繰
上げの数字０乃至６２とを含んでいる。ＢＴＯ乃至ＢＴ
８８の和の数字６３乃至８８は、最終積ＰＯ乃至Ｐ１１
７の数字Ｐ９２乃至Ｐ１１７の直接の表示である。

ＢＴＯ乃至ＢＴ８８の和及び繰上げ数字６０乃至６２は
、繰上げ加算アレイ１５に印加され、そして最終積ＰＯ
乃至Ｐ１１７の数字Ｐ８９乃至Ｐ９１に転送される。繰
上げ加算フィールド１５は複数個の加算器を含んでおり
、それらの加算器によって、個々の数字からの繰上げは
次の、より高位の数字に夫々加算される。

部分完了積ＡＴＯ乃至ＡＴ８８の和の数字６３乃至８８
と、部分完了積ＢＴＯ乃至ＢＴ８８の繰上げ数字３４乃
至５９とは、複数個の加算器１０１ｔ！：含む第１加算
アレイＣ５Ａｌ、Ｃ３Ａ２７に印加される０部分完了積
ＡＴＯ乃至ＡＴ８８及びＢＴＯ乃至ＢＴ８８の数字に従
って、相互に対応する和の数字と、部分完了積の次に低
位の数字の繰上げ数字とが、各加算器１１０に供給され
る。

第１加算アレイ２７の加算器１０１は、各数字において
、和及び繰上げを構成している第１の中間積５Ｃ６３乃
至５Ｃ８８を形成する。更に、この第１の中間積は、繰
上げアレイ１５において、最終積ＰＯ乃至Ｐ１１７の数
字ＰＯ３乃至Ｐ８８に処理される。

部分完了積ＡＴＯ乃至ＡＴ８８の和及び繰上げ数字２８
乃至６２と、部分完了積ＢＴＯ乃至ＢＴ８８の和及び繰
上げ数字Ｏ乃至３３とは、第２及び第８の加算アレイＣ
５Ａ２．２８及びＣ５Ａ３．２９に印加される。加算ア
レイ２８．２９は、個々の数字に関連した複数個の加算
器１０２．１０３を含んでいる。加算アレイ２８の加算
器１０２において、２つの部分完了積ＡＴＯ乃至ＡＴ８
８及びＢＴＯ乃至ＢＴ８８と、部分完了積ＢＴＯ乃至Ｂ
Ｔ８の次の低位繰上げ数字とに従って、相互に対応した
和の数字は、和及び繰上げの各数字で構成する第２の中
間結果に加算される。第３の加算アレイ２９の加算器１
０３において、第２の中間積の数字一対応相と、第２の
部分積の次に低位の繰上げと、部分完了積ＡＴＯ乃至Ａ
７８８の次に低位の繰上げ数字とは、第３の中間結果５
Ｃ２８乃至５Ｃ６２を形成するために加算され、そして
、第３の中間積は、各数字において和及び繰上げを構成
し、そして、次の繰上げ加算アレイ１５において、最終
積ＰＯ乃至Ｐ１１７の数字Ｐ２８乃至Ｐ６２に転換され
る。

部分完了積ＡＴＯ乃至ＡＴ８８の和及び繰上げ数字０乃
至２７は、第４の加算アレイ（ＨＡ４）３０に印加され
る。それは、複数個の半分加算器１０４を含んでいる。

夫々の半分加算器１０４において、次に低位の繰上げ数
字が和の数字に加算される。第４の加算アレイ３０は、
各数字において、和及び繰上げを構成している第４の中
間積ＳＣＯ乃至５Ｃ２７を形成する。この第４の中間積
は、繰上げアレイにおいて、最終積ＰＯ乃至Ｐ１１７の
数字ＰＯ乃至Ｐ２７中に変換される、第２Ｂ図の算術演
算の例に関連して説明されたように、記号「Ｘ」を付さ
れた繰上げは最終積ＥＰの最上位数字において無視され
ねばならない。

これは、第５Ｂ図に示した繰上げ修正ユニット３２によ
って行われる。

この繰上げ修正ユニット３２は、乗算アレイ２２と、第
２の加算アレイ２８の最上位加算器１０２からのＣＦ記
号付きの繰上げと、第３の加算アレイ２９の数字一対応
加算器１０３のＣ８記号付きの繰上げとによって発生さ
れる信号ＳＰが供給される。これらの入力信号は、修正
繰上げユニット３２によって、信号ＳＰＭ＝ＣＴＲＬ％
ＣＦＭ及びＣ５Ｍに修正される。信号ＳＰＭは繰上げ加
算器１５のアレイに印加され、信号ＣＭＦは第３の加算
器２９のアレイの最上位加算器１０８に印加され、そし
て信号ＣＭＳは、第３の加算器２９のアレイの繰上げと
して、線上げ加算器１５のアレイに印加される。

上述の与えられた信号と、繰上げ修正ユニット３２の出
力信号との論理的組合わせは、第６Ａ図のブロック図に
示されている。インバータ１１０は、信号ＳＰが供給さ
れる。インバータ１１０の出力は、アンド・ゲート１１
１と、オア・ゲート１１２と、他のオア・ゲート１１４
とに接続されている。信号ＣＦはアンド・ゲート１１１
と、オアゲート１１２と、オア・ゲート１１４の入力に
印加される。信号Ｃ８はオア・ゲート１１４の入力と、
他のアンド・ゲート１１３の人力に印加される。このア
ンド・ゲート１１３の他の入力はオア・ゲート１１２の
出力に接続される。アンド・ゲート１１１の出力におい
て、信号ＣＦＭが利用可能であり、アンド・ゲート１１
３の出力において、信号Ｃ５Ｍが利用可能であり、オア
・ゲート１１４の出力において、信号ＣＰＣＴＲＬが利
用可能である。

従って、繰上げ修正ユニット３２は以下の機能を遂行す
る。

Ｃ８Ｍ＝ＳＰＦ−ＣＦと、 Ｃ８Ｍ＝　（ＳＰＦ＋ＣＦ　）・ＣＳと、ＳＰＭ＝ＣＰ
ＣＴＲＬ＝ＳＰＦ＋ＣＦ＋Ｃ３とである。

上式中、「・」＝アンドであり、「＋」＝オアである。

繰上げがｒＸＪの記号を持っていることを、繰上げ修正
ユニット３２が表示したならば、第２Ｂ図の算術演算を
参照して説明したように、これは無視されなければなら
ない、この動作は信号ＣＰＣＴＲＬによって行われる。

この目的のために、人力信号ＣＰＣＴＲＬの機能として
、ビット位置２９を修正する第６Ｂ図の回路に従って、
アンド・ゲート１１８が繰上げ加算器１５のアレイに与
えられる。

第６Ｃ図及び第６Ｄ図は繰上げ修正ユニット３２０２つ
の実施例を示すブロック図である。

第６Ｃ図の回路は、２つの否定オア・ゲート１２０．１
２２と、アンド・ゲート１２１と、他の否定アンド・ゲ
ート１２３とを含んでいる。信号ＳＰはオア・ゲート１
２０と、アンド・ゲート１２１と、アンド・ゲート１２
３とに印加される。

否定信号Ｃ５Ｓは上述の素子に対応して供給される。否
定信号Ｃ８Ｆはオア・ゲート１２２と、アンド・ゲート
１２３に印加される。オア・ゲート１２２の他の入力は
、アンド・ゲート１２１の出力に接続されている。オア
・ゲート１２０の出力において、信号ＣＦＭが発生され
、オア・ゲート１２２の出力において、信号Ｃ５Ｍが発
生され、アンド・ゲート１２３において、ＣＰＣＴＲＬ
が発生される。

第６Ｂ図の回路は４（１１のアンド・ゲート１３０゜１
３１．１３２，１３３を含み、夫々の入力は反転モード
に切り換えられる。信号ＳＰはアンド・ゲート１３０の
非反転入力に印加され、そして、アンド・ゲート１３３
の反転入力に印加される。

信号ＣＦはアンド・ゲート１３０の反転入力と、アンド
・ゲート、１３３の非反転入力に印加される。

アンド・ゲート１３０の出力は、アンド・ゲート１３１
の非反転入力と、アンド・ゲート１３２の反転入力に接
続される。信号Ｃ８はアンド・ゲート１３１の反転入力
に接続され、そしてアンド・ゲート１３２の非反転入力
に接続されている。アンド・ゲート１３１の出力におい
て、信号ＣＰＣＴＲＬが与えられ、アンド・ゲート１３
２の出力において、Ｃ８Ｍが与えられ、アンド・ゲート
１３３の出力において、ＣＦＭが与えられる。

Ｆ０発明の効果 本発明の乗算装置は、大きな数の数字を含むオペランド
の乗算を、従来の装置よりも遥かに短い演算時間で処理
することの出来る乗算装置を提供し、しかも、本発明の
乗算回路を集積回路化した場合、その集積回路が占める
半導体上の面積は、従来よりも小さい。

【図面の簡単な説明】

第１図は本発明の乗算装置のブロック図、第２Ａ図は第
２の被乗数の数字と乗算アレイに適用される係数との間
の関係を示す説明図、第２Ｂ図は第２Ａ図の係数の発生
により２つの被乗数を乗算する例を示す説明図、第３Ａ
図は選択回路のブロック図、第３Ｂ図は第２Ａ図に従っ
て形成された係数の関数として選択回路の出力信号を与
えることを示す説明図、第３Ｃ図乃至第３Ｆ図は選択回
路の論理回路を示すブロック図、第４図は２つの乗算ア
レイのうちの１つを示すブロック図、第５Ａ図は乗算ア
レイによって形成された２つの部分完了積の論理的組合
わせを示す説明図、第５Ｂ図は乗算アレイによって形成
された２つの部分完了積の論理的組合わせを行う論理回
路を示すブロック図、第６Ａ図は繰上げ修正ユニットの
論理回路を示すブロック図、第６Ｂ図は繰上げ加算プレ
イの一部の論理回路を示すブロック図、第６Ｃ図及び第
６Ｄ図は第６Ａ図に示した繰上げ修正ユニットの実施例
の論理回路を示すブロック図である。 １０・・・・乗算ユニット、１２・・・・エンコード・
ユニット、１５・・・・繰上げ加算器、２０．２２・・
・・乗算アレイ、２１．２３・・・・バッファ・メモリ
、２７．２８．２９．３０・・・・加算器のアレイ、２
５・・・・論理ユニット、３２・・・・繰上げ修正アレ
イ、３５・・・・選択回路、 ９０乃至９８・・・・加算器。 インターナショナル・ビジネス・ マシーンズ・コーポレーション 弁理士　　頓　　宮　　孝　　− （外１名） Ｘ、２Ｘ、ＴＸ、ＴＩＸ 被を教 ＰＰＩ Ｐ２ ｏｏｏｏｏｏｏ。 ′ｇＩ＆　較 ト１も。 ｌじ υワ０ φＱ く Ｏコ

Claims (2)

【特許請求の範囲】
1. （１）第１のオペランドと第２のオペランドとを乗算す
   るための乗算装置において、 （Ａ）与えられたアルゴリズムに従つて、上記第２のオ
   ペランドの数字から係数を発生するために、上記第２の
   オペランドが供給されるエンコード・ユニットと、 （Ｂ）上記係数と上記第１のオペランドとを乗算し、且
   つ計算された部分積を最終積に加算するために、上記エ
   ンコード・ユニットによつて発生された上記係数と上記
   第１のオペランドとが供給される乗算ユニットとからな
   り、 （ａ）上記乗算ユニットは２つの乗算アレイが与えられ
   ており、各乗算アレイは上記第１のオペランドが供給さ
   れることと、 （ｂ）一方の乗算アレイは上記第２のオペランドの最上
   位の数字に属する係数が供給され、且つ他方の乗算アレ
   イは上記第２のオペランドの最下位の数字に属する係数
   が供給されることと、 （ｃ）各乗算アレイは上記第１のオペランドと上記係数
   とを乗算し、且つ同時に、計算された部分積を部分完了
   積に加算することと、 （ｄ）上記エンコード・ユニットにおいて使用された上
   記アルゴリズムに従つて、上記部分完了積を上記最終積
   に論理的に組合わせるために、上記乗算アレイによつて
   発生された上記部分完了積が論理ユニットに供給される
   ことと、 を特徴とする乗算装置。
2. （２）第１のオペランドと第２のオペランドとを乗算す
   るための乗算方法であつて、所定のアルゴリズムの係数
   に従つて、第２のオペランドの数字の係数が形成され、
   第１のオペランドが上記係数と乗算され、そして、受け
   取つた部分積が最終積に加算される乗算方法において、 （ａ）第１のオペランドは、第２のオペランドのより上
   位数字に属する係数と乗算されると同時に、第２のオペ
   ランドのより低位の数字に属する係数と乗算されること
   と、 （ｂ）得られた部分積は夫々の部分完了積に加算される
   ことと、 （ｃ）２つの部分完了積は上記アルゴリズムに従つて最
   終積に論理的に組合わされることと、を特徴とする乗算
   方法。