JP2838326B2 - ディジタル乗算器 - Google Patents
ディジタル乗算器Info
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
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Description
【０００１】
【産業上の利用分野】この発明は、ディジタル乗算器に
関し、より特定的には、コード化された第１のディジタ
ル信号とコード化された第２のディジタル信号とを乗算
してコード化された第３のディジタル信号を出力するデ
ィジタル乗算器に関する。
関し、より特定的には、コード化された第１のディジタ
ル信号とコード化された第２のディジタル信号とを乗算
してコード化された第３のディジタル信号を出力するデ
ィジタル乗算器に関する。
【０００２】
【従来の技術】ディジタル乗算器は、アナログ回路にお
ける増幅器や減衰器と同様に基本的な回路であり、ディ
ジタル信号処理回路の中で多用されている。
ける増幅器や減衰器と同様に基本的な回路であり、ディ
ジタル信号処理回路の中で多用されている。
【０００３】ディジタル乗算の過程は、図１０に示すよ
うに、十進数の筆算と同じようにシフトと加算を繰返し
て求めるのが基本である。したがって、従来のディジタ
ル乗算器は、ＡＮＤゲートと全加算器とで構成される。
うに、十進数の筆算と同じようにシフトと加算を繰返し
て求めるのが基本である。したがって、従来のディジタ
ル乗算器は、ＡＮＤゲートと全加算器とで構成される。
【０００４】図９は、従来のアレイ方式のディジタル乗
算器の構成の一例を示すブロック図である。図におい
て、このディジタル乗算器は、被乗数である２ビットの
ディジタル信号Ｘ１，Ｘ０と、乗数である２ビットのデ
ィジタル信号Ｒ１，Ｒ０とを入力し、ディジタル信号Ｘ
１，Ｘ０とディジタル信号Ｒ１，Ｒ０との積である４ビ
ットのディジタル信号Ｙ３〜Ｙ０を出力するものとして
構成されている。図９に示すディジタル乗算器は、ＡＮ
Ｄゲート６１ａ〜６１ｄと、全加算器６２ａ〜６２ｄと
を備えている。各全加算器は、端子Ｃｉにキャリ信号
（桁上げ信号）が入力され、端子Ｃｏからキャリ信号を
出力し、端子Ｓから加算信号を出力する。図９に示すデ
ィジタル乗算器は、極めて一般的な構成であり当業者に
よく知られているので、より詳細な構成および動作につ
いての説明は省略する。
算器の構成の一例を示すブロック図である。図におい
て、このディジタル乗算器は、被乗数である２ビットの
ディジタル信号Ｘ１，Ｘ０と、乗数である２ビットのデ
ィジタル信号Ｒ１，Ｒ０とを入力し、ディジタル信号Ｘ
１，Ｘ０とディジタル信号Ｒ１，Ｒ０との積である４ビ
ットのディジタル信号Ｙ３〜Ｙ０を出力するものとして
構成されている。図９に示すディジタル乗算器は、ＡＮ
Ｄゲート６１ａ〜６１ｄと、全加算器６２ａ〜６２ｄと
を備えている。各全加算器は、端子Ｃｉにキャリ信号
（桁上げ信号）が入力され、端子Ｃｏからキャリ信号を
出力し、端子Ｓから加算信号を出力する。図９に示すデ
ィジタル乗算器は、極めて一般的な構成であり当業者に
よく知られているので、より詳細な構成および動作につ
いての説明は省略する。
【０００５】ところで、図９に示すディジタル乗算器で
は、信号の最大伝搬経路（信号の伝搬時間が最大となる
経路）として、ＡＮＤゲート１個と全加算器４個を通る
経路が存在する。すなわち、Ｘ０→ＡＮＤゲート６１ａ
→全加算器６２ａ→全加算器６２ｂ→全加算器６２ｃ→
全加算器６２ｄ→Ｙ３を通る信号経路が最大伝搬経路で
ある。一般に、ｎ×ｎビットのアレイ方式のディジタル
乗算器では、最大（３ｎ−２）個の単位回路（ＡＮＤゲ
ートと全加算器とからなる回路）を信号が通過しなけれ
ばならない。信号の伝搬を高速化するための他の従来例
として、Ｂｏｏｔｈのアルゴリズムやキャリセーブ方式
などを採用した構成もあるが、いずれの場合においても
全加算器を用いてディジタル乗算器が構成されているの
で、桁上げ遅延が発生し、また、入力されるディジタル
信号のビット数が増大するほど信号の最大伝搬経路が長
くなる。
は、信号の最大伝搬経路（信号の伝搬時間が最大となる
経路）として、ＡＮＤゲート１個と全加算器４個を通る
経路が存在する。すなわち、Ｘ０→ＡＮＤゲート６１ａ
→全加算器６２ａ→全加算器６２ｂ→全加算器６２ｃ→
全加算器６２ｄ→Ｙ３を通る信号経路が最大伝搬経路で
ある。一般に、ｎ×ｎビットのアレイ方式のディジタル
乗算器では、最大（３ｎ−２）個の単位回路（ＡＮＤゲ
ートと全加算器とからなる回路）を信号が通過しなけれ
ばならない。信号の伝搬を高速化するための他の従来例
として、Ｂｏｏｔｈのアルゴリズムやキャリセーブ方式
などを採用した構成もあるが、いずれの場合においても
全加算器を用いてディジタル乗算器が構成されているの
で、桁上げ遅延が発生し、また、入力されるディジタル
信号のビット数が増大するほど信号の最大伝搬経路が長
くなる。
【０００６】
【発明が解決しようとする課題】ディジタル信号同士の
乗算を行なう従来のディジタル乗算器は、上述したよう
に全加算器を用いて構成されているので桁上げ遅延が発
生し、そのため信号の最大伝搬経路が長くなるという問
題点があった。このような問題は、入力されるディジタ
ル信号のビット数が増大するほど顕著なものとなる。ま
た、入力されるディジタル信号の一方が固定値として設
定された場合であっても、従来のディジタル乗算器では
信号の最大伝搬経路は何ら変わらない。ディジタル乗算
器の演算速度を高速化するためにパイプライン構造を採
用することも考えられるが、その結果回路の構成が複雑
になり、回路面積が大きくなるという別の問題点が生じ
る。また、乗数と被乗数の組合せで生じる全乗算結果を
記憶したＲＯＭテーブルを用いて演算速度を高速化する
ことも考えられるが、このような構成では入力されるデ
ィジタル信号のビット数が増大すると、回路面積が指数
関数的に増大し、また読出速度も遅くなる。
乗算を行なう従来のディジタル乗算器は、上述したよう
に全加算器を用いて構成されているので桁上げ遅延が発
生し、そのため信号の最大伝搬経路が長くなるという問
題点があった。このような問題は、入力されるディジタ
ル信号のビット数が増大するほど顕著なものとなる。ま
た、入力されるディジタル信号の一方が固定値として設
定された場合であっても、従来のディジタル乗算器では
信号の最大伝搬経路は何ら変わらない。ディジタル乗算
器の演算速度を高速化するためにパイプライン構造を採
用することも考えられるが、その結果回路の構成が複雑
になり、回路面積が大きくなるという別の問題点が生じ
る。また、乗数と被乗数の組合せで生じる全乗算結果を
記憶したＲＯＭテーブルを用いて演算速度を高速化する
ことも考えられるが、このような構成では入力されるデ
ィジタル信号のビット数が増大すると、回路面積が指数
関数的に増大し、また読出速度も遅くなる。
【０００７】それゆえに、この発明の目的は、小型でか
つ高速なディジタル乗算器を提供することである。
つ高速なディジタル乗算器を提供することである。
【０００８】
【課題を解決するための手段】この発明に係るディジタ
ル乗算器は、２進数にコード化されたｋビットの第１の
ディジタル信号を２進数にコード化されたｎビットの第
２のディジタル信号に乗算して２進数にコード化された
ｍビットの第３のディジタル信号を乗算結果として出力
するものであって、デコード手段と、部分積生成手段
と、エンコード手段とを備える。デコード手段は、第２
のディジタル信号をデコードし、対応する１ビットが第
１の論理状態にありかつ他の各ビットが第２の論理状態
にある２nビットのデコード信号を出力する。部分積生
成手段は、第１のディジタル信号の部分積を生成する。
エンコード手段は、ｍ個の論理回路を含む。論理回路の
各々は、部分積およびデコード信号に基づいて第３のデ
ィジタル信号のうち対応する１ビットを演算する。
ル乗算器は、２進数にコード化されたｋビットの第１の
ディジタル信号を２進数にコード化されたｎビットの第
２のディジタル信号に乗算して２進数にコード化された
ｍビットの第３のディジタル信号を乗算結果として出力
するものであって、デコード手段と、部分積生成手段
と、エンコード手段とを備える。デコード手段は、第２
のディジタル信号をデコードし、対応する１ビットが第
１の論理状態にありかつ他の各ビットが第２の論理状態
にある２nビットのデコード信号を出力する。部分積生
成手段は、第１のディジタル信号の部分積を生成する。
エンコード手段は、ｍ個の論理回路を含む。論理回路の
各々は、部分積およびデコード信号に基づいて第３のデ
ィジタル信号のうち対応する１ビットを演算する。
【０００９】
【作用】この発明においては、乗算結果となる第３のデ
ィジタル信号の各ビットの論理値を、第１のディジタル
信号とデコード手段の出力とに基づいて、それぞれ独立
的に演算しているため、第３のディジタル信号のあるビ
ットの論理演算結果が他のビットの論理演算結果に影響
を与えない。そのため、全加算器を用いることなく論理
演算手段を構成でき、従来のディジタル乗算器における
ような桁上げ遅延が生じない。
ィジタル信号の各ビットの論理値を、第１のディジタル
信号とデコード手段の出力とに基づいて、それぞれ独立
的に演算しているため、第３のディジタル信号のあるビ
ットの論理演算結果が他のビットの論理演算結果に影響
を与えない。そのため、全加算器を用いることなく論理
演算手段を構成でき、従来のディジタル乗算器における
ような桁上げ遅延が生じない。
【００１０】
【実施例】図１は、この発明の一実施例に係るディジタ
ル乗算器の構成を示す概略ブロック図である。なお、説
明を簡単にするために、図１では、２×２ビットのディ
ジタル乗算器を示している。図１において、このディジ
タル乗算器は、図９に示すディジタル乗算器と同様に、
被乗数である２ビットのディジタル信号Ｘ１，Ｘ０と、
乗数である２ビットのディジタル信号Ｒ１，Ｒ０とを乗
算して、その乗算結果である４ビットのディジタル信号
Ｙ０〜Ｙ３を出力する。
ル乗算器の構成を示す概略ブロック図である。なお、説
明を簡単にするために、図１では、２×２ビットのディ
ジタル乗算器を示している。図１において、このディジ
タル乗算器は、図９に示すディジタル乗算器と同様に、
被乗数である２ビットのディジタル信号Ｘ１，Ｘ０と、
乗数である２ビットのディジタル信号Ｒ１，Ｒ０とを乗
算して、その乗算結果である４ビットのディジタル信号
Ｙ０〜Ｙ３を出力する。
【００１１】図１に示すディジタル乗算器は、論理演算
回路１と、デコード回路２とを備えている。デコード回
路２は、入力された被乗数であるｎビットのディジタル
信号をデコードして、２n 個のデコード信号を出力する
回路である。図１に示すデコード回路２は、２ビットの
ディジタル信号Ｘ１，Ｘ０をデコードして、４ビットの
デコード信号Ａ３〜Ａ０を出力する。ここで、デコード
信号Ａ３〜Ａ０は、入力されたディジタル信号Ｘ１，Ｘ
０の値に対応して、いずれか１個のデコード信号のみが
論理１（たとえばハイレベル）となり、残余のデコード
信号が論理０（たとえばローレベル）となる。４個のデ
コード信号Ａ３〜Ａ０は、論理演算回路１に与えられ
る。論理演算回路１には、さらに乗数である２ビットの
ディジタル信号Ｒ１，Ｒ０が入力されている。論理演算
回路１は、乗算結果としてのディジタル信号Ｙ３〜Ｙ０
の各ビット毎に演算回路を備えている。すなわち、論理
演算回路１は、Ｙ３演算回路１ａと、Ｙ２演算回路１ｂ
と、Ｙ１演算回路１ｃと、Ｙ０演算回路１ｄとを備えて
いる。したがって、論理演算回路１は、乗算結果である
ディジタル信号Ｙ３〜Ｙ０の各ビットを、それぞれ独立
的に演算する。
回路１と、デコード回路２とを備えている。デコード回
路２は、入力された被乗数であるｎビットのディジタル
信号をデコードして、２n 個のデコード信号を出力する
回路である。図１に示すデコード回路２は、２ビットの
ディジタル信号Ｘ１，Ｘ０をデコードして、４ビットの
デコード信号Ａ３〜Ａ０を出力する。ここで、デコード
信号Ａ３〜Ａ０は、入力されたディジタル信号Ｘ１，Ｘ
０の値に対応して、いずれか１個のデコード信号のみが
論理１（たとえばハイレベル）となり、残余のデコード
信号が論理０（たとえばローレベル）となる。４個のデ
コード信号Ａ３〜Ａ０は、論理演算回路１に与えられ
る。論理演算回路１には、さらに乗数である２ビットの
ディジタル信号Ｒ１，Ｒ０が入力されている。論理演算
回路１は、乗算結果としてのディジタル信号Ｙ３〜Ｙ０
の各ビット毎に演算回路を備えている。すなわち、論理
演算回路１は、Ｙ３演算回路１ａと、Ｙ２演算回路１ｂ
と、Ｙ１演算回路１ｃと、Ｙ０演算回路１ｄとを備えて
いる。したがって、論理演算回路１は、乗算結果である
ディジタル信号Ｙ３〜Ｙ０の各ビットを、それぞれ独立
的に演算する。
【００１２】図２は、図１に示す実施例において、乗数
および被乗数と、乗算結果となるディジタル信号Ｙ３〜
Ｙ０との論理関係を示す図である。以下、この図２を参
照して、図１に示す実施例の論理動作を説明する。
および被乗数と、乗算結果となるディジタル信号Ｙ３〜
Ｙ０との論理関係を示す図である。以下、この図２を参
照して、図１に示す実施例の論理動作を説明する。
【００１３】図２において、乗数は２ビットのディジタ
ル信号Ｒ１，Ｒ０で表わされ、十進数の０，１，２，３
は、それぞれ、（Ｒ１，Ｒ０）＝（０，０），（Ｒ１，
Ｒ０）＝（０，１），（Ｒ１，Ｒ０）＝（１，０），
（Ｒ１，Ｒ０）＝（１，１）となる。一方、被乗数は２
ビットのディジタル信号Ｘ１，Ｘ０のデコード信号Ａ０
〜Ａ３で表わされ、十進数の０，１，２，３は、それぞ
れ、Ａ０＝１，Ａ１＝１，Ａ２＝１，Ａ３＝１となる。
たとえば、被乗数の値が２の場合は、デコード信号Ａ２
のみが論理１となり、他は論理０となる。
ル信号Ｒ１，Ｒ０で表わされ、十進数の０，１，２，３
は、それぞれ、（Ｒ１，Ｒ０）＝（０，０），（Ｒ１，
Ｒ０）＝（０，１），（Ｒ１，Ｒ０）＝（１，０），
（Ｒ１，Ｒ０）＝（１，１）となる。一方、被乗数は２
ビットのディジタル信号Ｘ１，Ｘ０のデコード信号Ａ０
〜Ａ３で表わされ、十進数の０，１，２，３は、それぞ
れ、Ａ０＝１，Ａ１＝１，Ａ２＝１，Ａ３＝１となる。
たとえば、被乗数の値が２の場合は、デコード信号Ａ２
のみが論理１となり、他は論理０となる。
【００１４】ここで、図２において、論理１が出力され
ている積に注目する。たとえば、出力信号Ｙ２について
みれば、２×２，２×３，３×２の場合に論理１となっ
ている。このような条件を満たす論理式は、次式のよう
になる。
ている積に注目する。たとえば、出力信号Ｙ２について
みれば、２×２，２×３，３×２の場合に論理１となっ
ている。このような条件を満たす論理式は、次式のよう
になる。
【００１５】 Ｙ２＝（Ｒ１・／Ｒ０）・Ａ２＋（Ｒ１・／Ｒ０）・Ａ３＋（Ｒ１・Ｒ０）・ Ａ２ ＝（Ｒ１・／Ｒ０）・Ａ３＋（Ｒ１・／Ｒ０＋Ｒ１・Ｒ０）・Ａ２ ＝（Ｒ１・／Ｒ０）・Ａ３＋Ｒ１・Ａ２ なお、上式において、／Ｒ０は、ビット信号Ｒ０の反転
信号を示している。また、“・”の記号は論理積を、
“＋”の記号は論理和を示している。たとえば、２×３
の場合は、Ｒ１＝１，／Ｒ０＝１，Ａ３＝１，Ａ０＝Ａ
１＝Ａ２＝０となるため、これらのパラメータを上式に
代入すると、Ｙ２＝（１・１）・１＋１・０＝１とな
る。２×２の場合および３×２の場合も、同様に、Ｙ２
＝１となる。
信号を示している。また、“・”の記号は論理積を、
“＋”の記号は論理和を示している。たとえば、２×３
の場合は、Ｒ１＝１，／Ｒ０＝１，Ａ３＝１，Ａ０＝Ａ
１＝Ａ２＝０となるため、これらのパラメータを上式に
代入すると、Ｙ２＝（１・１）・１＋１・０＝１とな
る。２×２の場合および３×２の場合も、同様に、Ｙ２
＝１となる。
【００１６】上記と同様にして、乗算結果の各ビット信
号Ｙ３〜Ｙ０についての論理式を、以下に示す。
号Ｙ３〜Ｙ０についての論理式を、以下に示す。
【００１７】 Ｙ３＝（Ｒ１・Ｒ０）・Ａ３ …（１） Ｙ２＝（Ｒ１・／Ｒ０）・Ａ２＋（Ｒ１・／Ｒ０）・Ａ３＋（Ｒ１・Ｒ０）・ Ａ２ ＝（Ｒ１・／Ｒ０）・Ａ３＋（Ｒ１・／Ｒ０＋Ｒ１・Ｒ０）・Ａ２ ＝（Ｒ１・／Ｒ０）・Ａ３＋Ｒ１・Ａ２ …（２） Ｙ１＝（／Ｒ１・Ｒ０）・Ａ２＋（／Ｒ１・Ｒ０）・Ａ３＋（Ｒ１・／Ｒ０） ・Ａ１＋（Ｒ１・／Ｒ０）・Ａ３＋（Ｒ１・Ｒ０）・Ａ１＋（Ｒ１・Ｒ ０）・Ａ２ ＝（／Ｒ１・Ｒ０＋Ｒ１・／Ｒ０）・Ａ３＋（／Ｒ１・Ｒ０＋Ｒ１・Ｒ０ ）・Ａ２＋（Ｒ１・／Ｒ０＋Ｒ１・Ｒ０）・Ａ１ ＝（Ｒ１＊Ｒ０）・Ａ３＋Ｒ０・Ａ２＋Ｒ１・Ａ１ …（３） Ｙ０＝（／Ｒ１・Ｒ０）・Ａ１＋（／Ｒ１・Ｒ０）・Ａ３＋（Ｒ１・Ｒ０）・ Ａ１＋（Ｒ１・Ｒ０）・Ａ３ ＝（／Ｒ１・Ｒ０＋Ｒ１・Ｒ０）・Ａ３＋（／Ｒ１・Ｒ０＋Ｒ１・Ｒ０） ・Ａ１ ＝Ｒ０・Ａ３＋Ｒ０・Ａ１ …（４） なお、（１）〜（４）式において、／Ｒ１は乗数のビッ
ト信号Ｒ１の反転信号を示し、／Ｒ０は乗数のビット信
号Ｒ０の反転信号を示している。また、“＊”の記号
は、排他的論理和を示している。上式（１）〜（４）か
ら明らかなように、乗算結果としてのディジタル信号Ｙ
３〜Ｙ０の各ビットの論理値は、乗数であるディジタル
信号Ｒ１，Ｒ０と被乗数のデコード信号Ａ０〜Ａ３とに
基づいて、それぞれ独立に演算することができる。図１
における各演算回路１ａ〜１ｄは、図３に示すように、
それぞれ上式（１）〜（４）で示される論理演算を独立
的に行なう回路として構成されている。
ト信号Ｒ１の反転信号を示し、／Ｒ０は乗数のビット信
号Ｒ０の反転信号を示している。また、“＊”の記号
は、排他的論理和を示している。上式（１）〜（４）か
ら明らかなように、乗算結果としてのディジタル信号Ｙ
３〜Ｙ０の各ビットの論理値は、乗数であるディジタル
信号Ｒ１，Ｒ０と被乗数のデコード信号Ａ０〜Ａ３とに
基づいて、それぞれ独立に演算することができる。図１
における各演算回路１ａ〜１ｄは、図３に示すように、
それぞれ上式（１）〜（４）で示される論理演算を独立
的に行なう回路として構成されている。
【００１８】図１に示す実施例では、乗算結果としての
ディジタル信号Ｙ３〜Ｙ０の各ビットの論理値がそれぞ
れ独立して演算されているため、あるビットの演算結果
が他のビットの演算結果に影響を与えない。したがっ
て、各ビットの論理演算を、他のビットの論理演算の終
了を待つことなく実行できる。その結果、図９に示すよ
うな全加算器を用いた従来のディジタル乗算器のように
桁上げ遅延が発生することがなく、各ビットの論理演算
を高速に行なうことができる。
ディジタル信号Ｙ３〜Ｙ０の各ビットの論理値がそれぞ
れ独立して演算されているため、あるビットの演算結果
が他のビットの演算結果に影響を与えない。したがっ
て、各ビットの論理演算を、他のビットの論理演算の終
了を待つことなく実行できる。その結果、図９に示すよ
うな全加算器を用いた従来のディジタル乗算器のように
桁上げ遅延が発生することがなく、各ビットの論理演算
を高速に行なうことができる。
【００１９】図４は、図１に示す実施例の一具体例の構
成を示すブロック図である。図において、図１における
論理演算回路１は、部分積生成回路１１とエンコード回
路１２とによって構成されている。部分積生成回路１１
は、乗数である２ビットのディジタル信号Ｒ１，Ｒ０を
入力して、５個の部分積Ｓ１〜Ｓ５を出力する。エンコ
ード回路１２は、部分積生成回路１１から与えられる部
分積Ｓ１〜Ｓ５をパラメータとして、デコード回路２か
ら与えられるデコード信号Ａ０〜Ａ３をエンコードする
ことにより、乗算結果である４ビットのディジタル信号
Ｙ３〜Ｙ０を出力する。
成を示すブロック図である。図において、図１における
論理演算回路１は、部分積生成回路１１とエンコード回
路１２とによって構成されている。部分積生成回路１１
は、乗数である２ビットのディジタル信号Ｒ１，Ｒ０を
入力して、５個の部分積Ｓ１〜Ｓ５を出力する。エンコ
ード回路１２は、部分積生成回路１１から与えられる部
分積Ｓ１〜Ｓ５をパラメータとして、デコード回路２か
ら与えられるデコード信号Ａ０〜Ａ３をエンコードする
ことにより、乗算結果である４ビットのディジタル信号
Ｙ３〜Ｙ０を出力する。
【００２０】次に、図４における部分積生成回路１１お
よびエンコード回路１２の論理演算動作について説明す
る。前述の（１）〜（４）式は、下式（５）〜（８）の
ように記述することができる。
よびエンコード回路１２の論理演算動作について説明す
る。前述の（１）〜（４）式は、下式（５）〜（８）の
ように記述することができる。
【００２１】 Ｙ３＝（Ｒ１・Ｒ０）・Ａ３ ＝Ｓ５・Ａ３ …（５） Ｙ２＝（Ｒ１・／Ｒ０）・Ａ３＋Ｒ１・Ａ２ ＝Ｓ４・Ａ３＋Ｓ３・Ａ２ …（６） Ｙ１＝（Ｒ１＊Ｒ０）・Ａ３＋Ｒ０・Ａ２＋Ｒ１・Ａ１ ＝Ｓ２・Ａ３＋Ｓ１・Ａ２＋Ｓ３・Ａ１ …（７） Ｙ０＝Ｒ０・Ａ３＋Ｒ０・Ａ１ ＝Ｓ１・Ａ３＋Ｓ１・Ａ１ …（８） 上式（５）〜（８）において、Ｓ５〜Ｓ１は、Ｓ５＝Ｒ
１・Ｒ０，Ｓ４＝Ｒ１・／Ｒ０，Ｓ３＝Ｒ１，Ｓ２＝Ｒ
１＊Ｒ０，Ｓ１＝Ｒ０である。これらＳ５〜Ｓ１は、部
分積と呼ばれるものであり、乗数であるディジタル信号
Ｒ１，Ｒ０のみによって求めることが可能である。図４
に示す部分積生成回路１１は、図５に示すように、各部
分積を演算する。一方、乗算結果であるディジタル信号
Ｙ３〜Ｙ０の各ビット信号の論理値は、部分積Ｓ１〜Ｓ
５とデコード信号Ａ０〜Ａ３との論理演算によってそれ
ぞれ独立的に求めることができる。図４に示すエンコー
ド回路１２は、図５に示すように、乗算結果の各ビット
の論理値を、部分積Ｓ１〜Ｓ５とデコード信号Ａ０〜Ａ
３とに基づいて、それぞれ独立的に演算している。
１・Ｒ０，Ｓ４＝Ｒ１・／Ｒ０，Ｓ３＝Ｒ１，Ｓ２＝Ｒ
１＊Ｒ０，Ｓ１＝Ｒ０である。これらＳ５〜Ｓ１は、部
分積と呼ばれるものであり、乗数であるディジタル信号
Ｒ１，Ｒ０のみによって求めることが可能である。図４
に示す部分積生成回路１１は、図５に示すように、各部
分積を演算する。一方、乗算結果であるディジタル信号
Ｙ３〜Ｙ０の各ビット信号の論理値は、部分積Ｓ１〜Ｓ
５とデコード信号Ａ０〜Ａ３との論理演算によってそれ
ぞれ独立的に求めることができる。図４に示すエンコー
ド回路１２は、図５に示すように、乗算結果の各ビット
の論理値を、部分積Ｓ１〜Ｓ５とデコード信号Ａ０〜Ａ
３とに基づいて、それぞれ独立的に演算している。
【００２２】図６は、図４に示す部分積生成回路１１の
構成の一例を示す論理ゲート図である。図において、部
分積生成回路１１は、排他的論理和ゲート１１１と、Ａ
ＮＤゲート１１２，１１３と、インバータ１１４とを備
えている。乗数である２ビットのディジタル信号Ｒ１，
Ｒ０のうち、ビット信号Ｒ０は、そのまま部分積Ｓ１と
して出力されるとともに、排他的論理和ゲート１１１，
ＡＮＤゲート１１２，１１３の各一方入力端に与えられ
る。他方のビット信号Ｒ１は、排他的論理和ゲート１１
１およびＡＮＤゲート１１３の各他方入力端に与えられ
るとともに、インバータ１１４で反転された後にＡＮＤ
ゲート１１２の他方入力端に与えられる。また、ビット
信号Ｒ１はそのまま部分積Ｓ３として出力される。排他
的論理和ゲート１１１の出力は部分積Ｓ２となり、ＡＮ
Ｄゲート１１２の出力は部分積Ｓ４となり、ＡＮＤゲー
ト１１３の出力は部分積Ｓ５となる。
構成の一例を示す論理ゲート図である。図において、部
分積生成回路１１は、排他的論理和ゲート１１１と、Ａ
ＮＤゲート１１２，１１３と、インバータ１１４とを備
えている。乗数である２ビットのディジタル信号Ｒ１，
Ｒ０のうち、ビット信号Ｒ０は、そのまま部分積Ｓ１と
して出力されるとともに、排他的論理和ゲート１１１，
ＡＮＤゲート１１２，１１３の各一方入力端に与えられ
る。他方のビット信号Ｒ１は、排他的論理和ゲート１１
１およびＡＮＤゲート１１３の各他方入力端に与えられ
るとともに、インバータ１１４で反転された後にＡＮＤ
ゲート１１２の他方入力端に与えられる。また、ビット
信号Ｒ１はそのまま部分積Ｓ３として出力される。排他
的論理和ゲート１１１の出力は部分積Ｓ２となり、ＡＮ
Ｄゲート１１２の出力は部分積Ｓ４となり、ＡＮＤゲー
ト１１３の出力は部分積Ｓ５となる。
【００２３】図７は、図４におけるデコード回路２およ
びエンコード回路１２の構成の一例を示す論理ゲート図
である。図において、デコード回路２は、ＡＮＤゲート
２１ａ〜２１ｄと、インバータ２２ａ，２２ｂとを備え
ている。被乗数である２ビットのディジタル信号Ｘ１，
Ｘ０のうちビット信号Ｘ１は、ＡＮＤゲート２１ａ，２
１ｂの各一方入力端に与えられるとともに、インバータ
２２ａで反転された後にＡＮＤゲート２１ｃ，２１ｄの
各一方入力端に与えられる。他方のビット信号Ｘ０は、
ＡＮＤゲート２１ａ，２１ｃの各他方入力端に与えられ
るとともに、インバータ２２ｂで反転された後にＡＮＤ
ゲート２１ｂ，２１ｄの各他方入力端に与えられる。Ａ
ＮＤゲート２１ａ，２１ｂ，２１ｃ，２１ｄからは、そ
れぞれ、デコード信号Ａ３，Ａ２，Ａ１，Ａ０が出力さ
れる。
びエンコード回路１２の構成の一例を示す論理ゲート図
である。図において、デコード回路２は、ＡＮＤゲート
２１ａ〜２１ｄと、インバータ２２ａ，２２ｂとを備え
ている。被乗数である２ビットのディジタル信号Ｘ１，
Ｘ０のうちビット信号Ｘ１は、ＡＮＤゲート２１ａ，２
１ｂの各一方入力端に与えられるとともに、インバータ
２２ａで反転された後にＡＮＤゲート２１ｃ，２１ｄの
各一方入力端に与えられる。他方のビット信号Ｘ０は、
ＡＮＤゲート２１ａ，２１ｃの各他方入力端に与えられ
るとともに、インバータ２２ｂで反転された後にＡＮＤ
ゲート２１ｂ，２１ｄの各他方入力端に与えられる。Ａ
ＮＤゲート２１ａ，２１ｂ，２１ｃ，２１ｄからは、そ
れぞれ、デコード信号Ａ３，Ａ２，Ａ１，Ａ０が出力さ
れる。
【００２４】図７において、エンコード回路１２は、Ａ
ＮＤゲート１２１ａ〜１２１ｈと、ＯＲゲート１２２ａ
〜１２２ｃとを備えている。部分積Ｓ５はＡＮＤゲート
１２１ａの一方入力端に与えられる。部分積Ｓ４はＡＮ
Ｄゲート１２１ｂの一方入力端に与えられる。部分積Ｓ
３はＡＮＤゲート１２１ｃおよび１２１ｄの各一方入力
端に与えられる。部分積Ｓ２はＡＮＤゲート１２１ｅの
一方入力端に与えられる。部分積Ｓ１はＡＮＤゲート１
２１ｆ〜１２１ｈの各一方入力端に与えられる。デコー
ド信号Ａ３はＡＮＤゲート１２１ａ，１２１ｂ，１２１
ｅ，１２１ｇの各他方入力端に与えられる。デコード信
号Ａ２はＡＮＤゲート１２１ｃ，１２１ｆの各他方入力
端に与えられる。デコード信号Ａ１はＡＮＤゲート１２
１ｄ，１２１ｈの各他方入力端に与えられる。なお、前
述の式（５）〜（８）からわかるように、乗算結果とし
てのディジタル信号における各ビット信号Ｙ３〜Ｙ０の
演算には、デコード信号Ａ０は不要である。そのため、
デコード信号Ａ０はいずれの論理ゲートにも与えられて
いない。ＯＲゲート１２２ａの一方入力端にはＡＮＤゲ
ート１２１ｂの出力が与えられ、他方入力端にはＡＮＤ
ゲート１２１ｃの出力が与えられる。３入力ＯＲゲート
１２２ｂの第１入力端にはＡＮＤゲート１２１ｅの出力
が与えられ、第２入力端にはＡＮＤゲート１２１ｆの出
力が与えられ、第３入力端にはＡＮＤゲート１２１ｄの
出力が与えられる。ＯＲゲート１２２ｃの一方入力端に
はＡＮＤゲート１２１ｇの出力が与えられ、他方入力端
にはＡＮＤゲート１２１ｈの出力が与えられる。ＡＮＤ
ゲート１２１ａからはビット信号Ｙ３が出力され、ＯＲ
ゲート１２２ａからはビット信号Ｙ２が出力され、ＯＲ
ゲート１２２ｂからはビット信号Ｙ１が出力され、ＯＲ
ゲート１２２ｃからはビット信号Ｙ０が出力される。
ＮＤゲート１２１ａ〜１２１ｈと、ＯＲゲート１２２ａ
〜１２２ｃとを備えている。部分積Ｓ５はＡＮＤゲート
１２１ａの一方入力端に与えられる。部分積Ｓ４はＡＮ
Ｄゲート１２１ｂの一方入力端に与えられる。部分積Ｓ
３はＡＮＤゲート１２１ｃおよび１２１ｄの各一方入力
端に与えられる。部分積Ｓ２はＡＮＤゲート１２１ｅの
一方入力端に与えられる。部分積Ｓ１はＡＮＤゲート１
２１ｆ〜１２１ｈの各一方入力端に与えられる。デコー
ド信号Ａ３はＡＮＤゲート１２１ａ，１２１ｂ，１２１
ｅ，１２１ｇの各他方入力端に与えられる。デコード信
号Ａ２はＡＮＤゲート１２１ｃ，１２１ｆの各他方入力
端に与えられる。デコード信号Ａ１はＡＮＤゲート１２
１ｄ，１２１ｈの各他方入力端に与えられる。なお、前
述の式（５）〜（８）からわかるように、乗算結果とし
てのディジタル信号における各ビット信号Ｙ３〜Ｙ０の
演算には、デコード信号Ａ０は不要である。そのため、
デコード信号Ａ０はいずれの論理ゲートにも与えられて
いない。ＯＲゲート１２２ａの一方入力端にはＡＮＤゲ
ート１２１ｂの出力が与えられ、他方入力端にはＡＮＤ
ゲート１２１ｃの出力が与えられる。３入力ＯＲゲート
１２２ｂの第１入力端にはＡＮＤゲート１２１ｅの出力
が与えられ、第２入力端にはＡＮＤゲート１２１ｆの出
力が与えられ、第３入力端にはＡＮＤゲート１２１ｄの
出力が与えられる。ＯＲゲート１２２ｃの一方入力端に
はＡＮＤゲート１２１ｇの出力が与えられ、他方入力端
にはＡＮＤゲート１２１ｈの出力が与えられる。ＡＮＤ
ゲート１２１ａからはビット信号Ｙ３が出力され、ＯＲ
ゲート１２２ａからはビット信号Ｙ２が出力され、ＯＲ
ゲート１２２ｂからはビット信号Ｙ１が出力され、ＯＲ
ゲート１２２ｃからはビット信号Ｙ０が出力される。
【００２５】図８は、図４に示す実施例における乗算過
程の一例を示す図である。以下には、この図８を参照し
て、図４に示す実施例の動作を説明する。なお、ここで
は、乗数の値が３，被乗数の値が２の場合について説明
する。乗数である２ビットのディジタル信号は、Ｒ１＝
１（たとえばハイレベル）、Ｒ０＝１（たとえばハイレ
ベル）となる。したがって、部分積生成回路１１によっ
て得られる部分積Ｓ１〜Ｓ５は、Ｓ１＝Ｓ３＝Ｓ５＝１
（たとえばハイレベル）、Ｓ２＝Ｓ４＝０（たとえばロ
ーレベル）となる。一方、被乗数である２ビットのディ
ジタル信号は、Ｘ１＝１（たとえばハイレベル）、Ｘ０
＝０（たとえばローレベル）となる。したがって、デコ
ード回路２によって得られるデコード信号Ａ０〜Ａ４
は、Ａ２＝１（たとえばハイレベル）、Ａ０＝Ａ１＝Ａ
３＝０（たとえばローレベル）となる。第４図に示すエ
ンコード回路１２は、部分積Ｓ１〜Ｓ５をパラメータと
してデコード信号Ａ０〜Ａ３をゲート制御することによ
り、４ビットのディジタル信号Ｙ３〜Ｙ０、すなわちＹ
１＝Ｙ２＝１（たとえばハイレベル）、Ｙ０＝Ｙ３＝０
（たとえばローレベル）を出力する。その結果、積は６
であり、３×２の演算が実行されたことになる。
程の一例を示す図である。以下には、この図８を参照し
て、図４に示す実施例の動作を説明する。なお、ここで
は、乗数の値が３，被乗数の値が２の場合について説明
する。乗数である２ビットのディジタル信号は、Ｒ１＝
１（たとえばハイレベル）、Ｒ０＝１（たとえばハイレ
ベル）となる。したがって、部分積生成回路１１によっ
て得られる部分積Ｓ１〜Ｓ５は、Ｓ１＝Ｓ３＝Ｓ５＝１
（たとえばハイレベル）、Ｓ２＝Ｓ４＝０（たとえばロ
ーレベル）となる。一方、被乗数である２ビットのディ
ジタル信号は、Ｘ１＝１（たとえばハイレベル）、Ｘ０
＝０（たとえばローレベル）となる。したがって、デコ
ード回路２によって得られるデコード信号Ａ０〜Ａ４
は、Ａ２＝１（たとえばハイレベル）、Ａ０＝Ａ１＝Ａ
３＝０（たとえばローレベル）となる。第４図に示すエ
ンコード回路１２は、部分積Ｓ１〜Ｓ５をパラメータと
してデコード信号Ａ０〜Ａ３をゲート制御することによ
り、４ビットのディジタル信号Ｙ３〜Ｙ０、すなわちＹ
１＝Ｙ２＝１（たとえばハイレベル）、Ｙ０＝Ｙ３＝０
（たとえばローレベル）を出力する。その結果、積は６
であり、３×２の演算が実行されたことになる。
【００２６】上記のごとく、図４〜図７に示すディジタ
ル乗算器は、全加算器を用いずに構成されているので、
桁上げ遅延はなく、また信号の最大伝搬経路が部分積生
成回路１１とエンコード回路１２における論理ゲートの
みで決まる。したがって、図４〜図８に示す実施例のデ
ィジタル乗算器は、従来のディジタル乗算器に比べて信
号の最大伝搬経路が短くなり、ディジタル信号を高速に
乗算できる。また、図４〜図８に示す実施例では、入力
されるディジタル信号のビット数が増大しても、１つの
信号伝搬経路上に存在する論理ゲートの数が増えないの
で、信号の最大伝搬経路は不変であり、極めて高速な乗
算が可能である。さらに、乗数であるディジタル信号が
固定値として与えられている場合は、部分積生成回路１
１によって部分積が前もって演算されているため、信号
の最大伝搬経路はより短くなり、その結果ディジタル乗
算器の動作速度をより高速化することができる。
ル乗算器は、全加算器を用いずに構成されているので、
桁上げ遅延はなく、また信号の最大伝搬経路が部分積生
成回路１１とエンコード回路１２における論理ゲートの
みで決まる。したがって、図４〜図８に示す実施例のデ
ィジタル乗算器は、従来のディジタル乗算器に比べて信
号の最大伝搬経路が短くなり、ディジタル信号を高速に
乗算できる。また、図４〜図８に示す実施例では、入力
されるディジタル信号のビット数が増大しても、１つの
信号伝搬経路上に存在する論理ゲートの数が増えないの
で、信号の最大伝搬経路は不変であり、極めて高速な乗
算が可能である。さらに、乗数であるディジタル信号が
固定値として与えられている場合は、部分積生成回路１
１によって部分積が前もって演算されているため、信号
の最大伝搬経路はより短くなり、その結果ディジタル乗
算器の動作速度をより高速化することができる。
【００２７】さらに、図４〜図７に示す実施例は、入力
されるディジタル信号のビット数が増大しても、論理ゲ
ートの数はビット数に比例して増えるだけであり、ＲＯ
Ｍテーブルを用いた従来のディジタル乗算器のように指
数関数的に論理ゲート数が増えるものに比べて回路面積
の増加率が少なくてすむ。
されるディジタル信号のビット数が増大しても、論理ゲ
ートの数はビット数に比例して増えるだけであり、ＲＯ
Ｍテーブルを用いた従来のディジタル乗算器のように指
数関数的に論理ゲート数が増えるものに比べて回路面積
の増加率が少なくてすむ。
【００２８】なお、図４における部分積生成回路１１
は、図６に示すような論理ゲート回路に代えて、ＲＯＭ
テーブルを用いるようにしてもよい。
は、図６に示すような論理ゲート回路に代えて、ＲＯＭ
テーブルを用いるようにしてもよい。
【００２９】
【発明の効果】以上のように、この発明によれば、乗算
結果である第３のディジタル信号の各ビットの論理値が
それぞれ独立的に演算されるため、他のビットの論理演
算の終了を待つことなく各ビットの論理演算が実行で
き、その結果ディジタル乗算器の動作速度を飛躍的に向
上することができる。
結果である第３のディジタル信号の各ビットの論理値が
それぞれ独立的に演算されるため、他のビットの論理演
算の終了を待つことなく各ビットの論理演算が実行で
き、その結果ディジタル乗算器の動作速度を飛躍的に向
上することができる。
【図１】この発明の一実施例の構成を示す概略ブロック
図である。
図である。
【図２】この発明の一実施例における乗数および被乗数
と乗算結果との関係を示す図である。
と乗算結果との関係を示す図である。
【図３】図１に示す実施例における各演算回路１ａ〜１
ｄの演算内容を示す図である。
ｄの演算内容を示す図である。
【図４】図１に示す実施例のより具体的な構成の一例を
示すブロック図である。
示すブロック図である。
【図５】図４に示す実施例における部分積生成回路１１
およびエンコード回路１２の演算内容を示す図である。
およびエンコード回路１２の演算内容を示す図である。
【図６】図４における部分積生成回路１１の構成の一例
を示す論理ゲート図である。
を示す論理ゲート図である。
【図７】図４に示す実施例におけるデコード回路２およ
びエンコード回路１２の構成の一例を示す論理ゲート図
である。
びエンコード回路１２の構成の一例を示す論理ゲート図
である。
【図８】図４に示す実施例における乗算過程の一例を示
す図である。
す図である。
【図９】従来のアレイ方式のディジタル乗算器の構成の
一例を示すブロック図である。
一例を示すブロック図である。
【図１０】図９に示すアレイ方式のディジタル乗算器に
ついての乗算過程を説明するための図である。
ついての乗算過程を説明するための図である。
１ 論理演算回路 １ａ〜１ｄ それぞれ独立的な論理演算を行う演算回路 ２ デコード回路 １１ 部分積生成回路 １２ エンコード回路
Claims (1)
- 【請求項１】 ２進数にコード化されたｋビットの第１
のディジタル信号を２進数にコード化されたｎビットの
第２のディジタル信号に乗算して２進数にコード化され
たｍビットの第３のディジタル信号を乗算結果として出
力するディジタル乗算器であって、 前記第２のディジタル信号をデコードし、対応する１ビ
ットが第１の論理状態にありかつ他の各ビットが第２の
論理状態にある２n ビットのデコード信号を出力するデ
コード手段と、 前記第１のディジタル信号の部分積を生成する部分積生
成手段と、 各々が前記部分積および前記デコード信号に基づいて前
記第３のディジタル信号のうち対応する１ビットを演算
するｍ個の論理回路を含むエンコード手段とを備える、
ディジタル乗算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3084192A JP2838326B2 (ja) | 1991-04-16 | 1991-04-16 | ディジタル乗算器 |
| US07/866,708 US5253194A (en) | 1991-04-16 | 1992-04-10 | Digital multiplier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3084192A JP2838326B2 (ja) | 1991-04-16 | 1991-04-16 | ディジタル乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04317122A JPH04317122A (ja) | 1992-11-09 |
| JP2838326B2 true JP2838326B2 (ja) | 1998-12-16 |
Family
ID=13823613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3084192A Expired - Fee Related JP2838326B2 (ja) | 1991-04-16 | 1991-04-16 | ディジタル乗算器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5253194A (ja) |
| JP (1) | JP2838326B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1122024A (zh) * | 1994-08-15 | 1996-05-08 | 张胤微 | 一种任意字长、任意精度的乘法运算方法及乘法器 |
| DE102018115991B4 (de) * | 2018-07-02 | 2023-12-07 | Basler Ag | Digitale schaltung zur korrektur eines vignettierungseffekts in werten von pixeln eines bildes einer elektronischen kamera |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141753A (en) * | 1981-02-25 | 1982-09-02 | Nec Corp | Multiplication circuit |
| US4831577A (en) * | 1986-09-17 | 1989-05-16 | Intersil, Inc. | Digital multiplier architecture with triple array summation of partial products |
| EP0383965A1 (de) * | 1989-02-21 | 1990-08-29 | International Business Machines Corporation | Multiplizierwerk |
| JPH07118630B2 (ja) * | 1989-06-29 | 1995-12-18 | 三菱電機株式会社 | 乗算用信号処理回路 |
-
1991
- 1991-04-16 JP JP3084192A patent/JP2838326B2/ja not_active Expired - Fee Related
-
1992
- 1992-04-10 US US07/866,708 patent/US5253194A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5253194A (en) | 1993-10-12 |
| JPH04317122A (ja) | 1992-11-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980901 |
|
| S111 | Request for change of ownership or part of ownership |
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