JPH0286334A - ２↑ｍガロア体における乗算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は２ｍガロア体における乗算回路に関し、特にゲ
ートアレイ化を容易にした乗算回路に関する。

（従来の技術） ＢＣＨ（Ｂｏｓｅ−Ｃｈａｕｄｈｕｒｉ−Ｈ。

ｃｑｕｅｎｇｈｅｍ）誤り訂正符号の復号過程等では任
意のｍ次の原始既約多項式による２″ガロアにおける乗
算処理が行われる。この乗算のための回路としては２進
符号の乗算方式および剰余演算方式に従って構成された
２ｍガロア体における乗算回路が用いられる。

従来、この種の２’ガロア体における乗算回路は乗数お
よび非乗数を一度リードオンリメモリ等で対数変換後に
加算して再度逆対数変換を行うことで乗数処理結果を得
ていた。

（発明が解決しようとする課題） 上述した従来の２ｍガロア体における乗算回路は、リー
ドオンリメモリ等の特別な構成要素を必要とするなめゲ
ートマレイ化が困難となる欠点があった。

（課題を解決するための手段） 本発明による２ｍガロア体の乗算回路は任意のｍ次の原
始既約多項式による２ｍガロア体における乗算回路にお
いて、ｍビットの乗数および被乗数のビットについて各
ビット毎に２進符号の乗算方式に従って演算する前段乗
算回路と、ｍ桁の乗算結果を各ビット毎に演算する際に
（２ｍ−１）桁の乗算結果の１〜ｍビットおよびｍ次の
原始多項式の１〜ｍビットの当該ビットを加算するか否
かを判定するための判定信号を発生する判定回路を有し
、更に各判定回路は他の判定回路からの判定信号とｍ次
の原始既約多項式のビットおよび前記前段乗算回路の出
力に基づいて前記判定信号を出力する手段を備え、前記
前段乗算回路の出力、前記判定回路の出力およびｍ次の
原始既約多項式のビットを受け、ｍ桁の乗算結果を各ビ
ット毎に演算する後段乗算回路とを備えて成る。

（実施例） 次に本発明について図面を参照して説明する。

第１図は本発明による２ＩＩガロア体における乗算回路
の一実施例を示すブロック図である。本実施例による乗
算回路は前段乗算回路１０（１）〜１０（２ｍ−１）と
、判定回路２０（１）〜２０（ｍ−２）と、後段乗算回
路３０（１）〜３０（ｍ）を備えている。

前段乗算回路１０（１）〜１０（２ｍ−１）はｍビット
の乗数１（１）〜１（ｍ）および被乗数２（１）〜２（
ｍ）の当該ビットを入力して２ｍ−１桁の乗算結果７（
１）〜７（２ｍ−１）を各ビット毎に演算して出力する
。判定回路２０（１）〜２０（ｍ−２）は２ｍ−１桁の
乗算結果７（ｍ＋１）〜７（２ｍ−１）およびｍ次の原
始既約多項式のビット３（３）〜３（ｍ）の当該ビット
および後述の判定信号６（２）〜６（ｍ−２）を入力し
て、２ｍ−１桁の乗算結果のｍ次の原始既約多項式によ
る剰余演算を行い、ｍ桁の乗算結果を各ビット４（１）
〜４（ｍ）毎に求める際に、２ｍ−１桁の乗算結果７（
１）〜７（ｍ）およびｍ次の原始既約多項式のビット３
（１）〜３（ｍ）の当該ビットを加算するか否かを判定
する判定信号６（１）〜６（ｍ−２＞を発生する。後段
乗数３０（１）〜３０　（ｍ）は、２ｍ−１桁の乗算結
果７（１）〜７（ｍ）および７（２ｍ−１＞、ｍ次の原
始既約多項式のビット３（１）〜３（ｍ）および判定信
号６（１）〜６（ｍ−２）の当該ビットを入力してｍ桁
の乗算結果を各ビット４（１）〜４（ｍ）毎に演算して
出力する。

第２図は前段乗算回路１０　（１）〜１０　（２ｍ−１
）の実施例を示し、任意の乗算結果７（ｍ＋ｉ）（−ｍ
＋１≦ｌ≦ｍ−１）を求めるための演算回路１０（ｍ＋
１）を示す、１１　（１）〜１１（ｍ−１ｉ１）は論理
集積回路で乗数の当該ビット１　（Ｍ）〜１　（Ｍ−ｓ
　ｉ　ｎ　（ｉ−１）　・（ｍ　−１ｉ１−１）および
被乗数の当該ビット２（Ｍ−ｓｉｎ（ｉ−１）（ｍ−ｆ
ｉｌ　　１）〜２（Ｍ）の第２図に示す対応するビット
の論理集積演算を行い、乗算結果７（ｍ＋１）を求める
。

ここで ｉ≦０の時　Ｍ＝１．ｓｉｎ　（ｉ−１）＝−１１〉０
の時　Ｍ＝ｍ、ｓｉｎ　（ｉ−１）〜１−ｍ＋１≦１≦
ｍ−１ １２は論理集積回路１１　（ｉ）〜１１　（ｍ−１ｉｌ
）の出力の桁上げ無しの加算を行い乗算結果７（ｍ＋ｉ
）として出力する加算回路である。

第３図は判定回路２０　（１）〜２０（ｍ−２）の一実
施例を示し、任意の判定信号６（ｍ−ｉ）（２≦１≦ｍ
−１）を得るための演算回路２゜（ｍ−ｉ）の構成を示
す、２１　（１）　〜２１　（１−１）は論理積回路で
、判定信号６（ｍ−ｉ）を計算するのに必要な当該判定
信号６（ｍ−ｉ＋１）〜６（ｍ−１）および当該ｍ次の
原始既約多項式のビット３（ｍ）〜３（ｍ−１＋２）の
第３図に示す対応するビットの論理積演算を行う。

ここで　　２≦ｌ≦ｍ−１ ６（ｍ−１）〜７　（２ｍ−１） ２２は論理積回路２１　（１）〜２１（ｉ−１）の出力
および乗算結果７（２ｍ−ｉ）の桁上げ無しの加算を行
い判定信号６（Ｍ−１）として出力する加算回路である
。

第４図は後段乗算回路３０（１）〜３０　（ｍ）の一実
施例を示し、任意の乗算結果４（１）（１≦ｌ≦ｍ）を
演算するための構成回路３０（１）を示す、３１（１）
〜３１（１−Ｌ＋１）は論理積回路で、乗算結果４（Ｉ
）を計算するのに必要な当該判定信号６（１）〜６（ｉ
−Ｌ−１−１＞および当該ｍ次の原始既約多項式のビッ
トの論理積演算を行う。

ここで１≦１≦ｍ １≦ｍ−１の時　Ｌ＝１ ｉ＝ｍの時　　　Ｌ＝２ ３２は論理積回路３１（１）〜３１（ｆ−Ｌ−１−１＞
出力および乗算結果７（１）の桁上げ無しの加算を行い
乗算結果４（１）を出力する加算回路である。

（発明の効果） 以上説明したように本発明は、ビット毎の乗算を行う前
段乗算回路と、ビットの加算をするか否なの判定をする
判定回路と、上記演算結果に基づきビット毎の乗算を行
う後段乗算回路を備えるだけで２ｍガロア体における乗
算回路を構成することができ、従って従来のようにリー
ドオンリメモリを不要とし、ゲートアレイ化が容易にな
りその結果は顕著である。

【図面の簡単な説明】

第１図は本発明による２″ガロアにおける乗算回路の一
実施例を示すブロック図、第２図は第１図における前段
乗算回路の一例を示すブロック図、第３図は第１図にお
ける判定回路の一例を示すブロック図、第４図は第１図
における後段乗算回路の一例を示すブロック図である。 １０　（１）〜１０　（２ｍ−１）＝前段乗算回路、２
０　　（１）〜２０（ｍ−２）・・・判定′回路、３０
（１）〜３０　（ｍ）・・・後段乗算回路、１１（１）
〜１１　（ｍ−Ｊ　ｉ　ｌ）、２１　（１）〜２１（ｉ
−１）−３１（１）〜３１　（１−Ｌ＋１）・・・論理
積回路、１２．２２．３２・・・加算回路。

Claims (1)

【特許請求の範囲】
1. 任意のｍ次の原始既約多項式による２＾ｍガロア体にお
   ける乗算回路において、ｍビットの乗数および被乗数の
   ビットについて各ビット毎に２進符号の乗算方式に従っ
   て演算する前段乗算回路と、ｍ桁の乗算結果を各ビット
   毎に演算する際に（２ｍ−１）桁の乗算結果の１〜ｍビ
   ットおよびｍ次の原始多項式の１〜ｍビットの当該ビッ
   トを加算するか否かを判定するための判定信号を発生す
   る判定回路を有し、更に各判定回路は他の判定回路から
   の判定信号とｍ次の原始既約多項式のビットおよび前記
   前段乗算回路の出力に基づいて前記判定信号を出力する
   手段を備え、前記前段乗算回路の出力、前記判定回路の
   出力およびｍ次の原始既約多項式のビットを受け、ｍ桁
   の乗算結果を各ビット毎に演算する後段乗算回路とを備
   えて成ることを特徴とする２＾ｍガロア体における乗算
   回路。