JPH09114641A - 最上位デジットを決定するための装置と方法 - Google Patents

最上位デジットを決定するための装置と方法

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JPH09114641A
JPH09114641A JP8234577A JP23457796A JPH09114641A JP H09114641 A JPH09114641 A JP H09114641A JP 8234577 A JP8234577 A JP 8234577A JP 23457796 A JP23457796 A JP 23457796A JP H09114641 A JPH09114641 A JP H09114641A
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JP8234577A
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Hon Shing Lau
シアン ラウ ホン
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A T and T I P M CORP
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Abstract

(57)【要約】 【課題】 本発明は、浮動小数点加算回路に関し、特
に、先頭０／１検出の回路と方法に関する。 【解決手段】 先頭０／１検出（ＬＺＤ）回路と使用方
法を使用する加算器は、少ない論理レベルとゲート数で
正確な正規化シフトを決定し、かなりの実行時間を節約
し、時間の改善ばかりでなく、加算器を実現する論理の
サイズを減少する。加えて、最上位デジットを位置決め
する並列な方法が開示される。そのようなＬＺＤ回路と
方法は、集積回路に組み込まれ、ＬＺＤ回路は、オペラ
ンドを表す入力信号から伝搬値を発生するための伝搬値
発生器と、発生された伝搬値から位置値を発生するため
に位置値発生器を含んでいる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、浮動小数点加算回
路に関し、特に、先頭０／１検出の回路と方法に関す
る。
【０００２】
【従来の技術】浮動少数点加算後、正規化がオペランド
の非正規化和に対して行われ、結果としての和は正規化
数となる。従来の方法では、正規化和は、その数の符号
に依存して、先頭の０／１のための先頭０／１検出（Ｌ
ＺＤ）技術により探される。その後、非正規化和は、左
方向にＬＺＤにより決定された量だけシフトされ、浮動
少数点が従って調整される。一般に、シフトされるべき
量は、加算が終了するまで計算されることができない。
種々のＬＺＤ回路と方法が当業界で知られている。回路
動作をかなり高速化する他の技術では、フィールド等に
発行された米国特許番号4,758,974は、加算演算の間に
少なくともだいたいの最上位デジット（ＭＳＤ）を決定
するためのＭＳＤ位置システムと方法を開示している。
その特許は、ここに共通に譲渡され、引用によりここに
組み込まれる。
【０００３】
【発明の概要】ＬＺＤ回路を使用する加算器と使用法が
正確な正規化シフトを決定するために開示される。加え
て、ＭＳＤを位置決めするための並列な方法が開示され
る。そのようなＬＺＤ回路と方法は、集積回路に組み込
まれ、ＬＺＤ回路は、オペランドを表す入力信号から伝
搬値を発生するための伝搬値発生器と、発生された伝搬
値から位置値を発生するための位置値発生器を含んでい
る。
【０００４】開示される加算器は、オペランドの結合の
間に発生されるパラメーターと位置値からシフト条件を
決定するためのシフト発生器を含んでいる。シフト発生
器は、シフト条件に応答して、オペランドの結合の非正
規化結果を正規化する際に、正規化和出力信号を発生す
るために使用されるシフト信号を発生する。ＬＺＤ回路
を使用する加算器と方法の特徴は、添付図面に関してな
される本発明の図示される実施例の以下の詳細な説明を
参照して明らかになり、またよりよく理解されよう。
【０００５】
【発明の実施の形態】以下の詳細な説明は、加算と並列
に動作するＬＺＤ回路を使用してＭＳＤの正確な位置を
決定する加算器に関する。加算器を実現する典型的な技
術は、論理レベルの減少された数となり、それは、オペ
ランドを加算し正規化する際にかなりの実行時間を確保
する。図面を特に詳細に参照して、図１に示されるよう
に、同様な参照番号は同様なあるいは同一の素子を識別
する。本発明は、集積回路上で実現されることができる
加算器10と使用の方法を説明する。加算器10は、浮動小
数点加算回路12と、浮動小数点加算回路１２と同時に並
列に動作して受信入力１６を処理する先頭０／１検出器
（ＬＺＤ）回路１４とを具備する。
【０００６】受信入力１６は、図２のようにＡとＢとラ
ベルされる例示的なオペランドのようなオペランドを表
すデータ信号を含んでいる。浮動小数点加算回路１２
は、オペランドを結合して、入力信号１６から非正規化
和値Ｓi、キャリー値Ｃi、及び和値Ｓiの符号値を表す
信号を含めて、データ信号として非正規化浮動小数点和
を発生する回路である。ＬＺＤ１４は、以下に詳細に説
明するように、Ｕi信号２０として伝搬信号を発生する
ための伝搬値Ｕi発生器１８を含み、ＬＺＤ１４は、以
下に詳細に説明するようにＵi信号２０からＬi信号２４
として位置値を発生するための位置値Ｌi発生器２２を
含んでいる。加算器１０は、更に、シフト発生器２６と
正規化器３０をを含んでいる。シフト発生器２６は、浮
動小数点加算回路１２からデータ信号と同様にＬi信号
２４を受信してシフト信号２８を発生する。正規化器３
０は、浮動小数点加算回路１２からの非正規化和信号を
シフトし正規化して正規化和出力３２を発生するために
シフト信号２８を受信する。
【０００７】種々の構成要素１２−３０を含めて加算器
１０は、一般に集積回路（ＩＣ）内に組み込まれてい
て、格納レジスタと算術／論理ユニット（ＡＬＵ）のよ
うなＩＣの他の回路に接続され、それと共に組み込まれ
ていてもよい。加算器１０は、ＩＣに動作的に接続さ
れ、あるいはそれに含まれる制御機構により当業者に知
られている方法で制御される。浮動小数点加算回路１２
は、フィールド等に共通に譲渡された米国特許4,758,97
4号に述べられている浮動小数点加算回路のように、当
業者に知られている方法で実現されてもよい。２つの浮
動少数点数を加算後、浮動小数点加算回路１２により発
生される和は、非正規化浮動少数点数である。以下は、
４つの可能な場合を説明し、ＭＳＤの位置は位置値Ｌi
の論理１により示される、即ちＭＳＤにおいてＬi＝１
である。
【０００８】ケースＡ：Ａ＞０，Ｂ＞０，Ａ＋Ｂ＞０
【表１】
【表２】
【表３】
【０００９】ケースＢ：Ａ＜０，Ｂ＜０，Ａ＋Ｂ＜０
【表４】
【表５】
【表６】
【００１０】ケースＣ：Ａ＞０，Ｂ＜０，Ａ＋Ｂ＜０
【表７】
【表８】
【表９】
【００１１】ケースＤ：Ａ＞０，Ｂ＜０，Ａ＋Ｂ＞０
【表１０】
【表１１】
【表１２】
【００１２】ここで、用語「デジット」は、加算器１０
により実現される予め決められた数系において使用され
るシンボルであると定義される。ここに開示される例で
は、２値デジットが示され、それでは、開示される加算
器１０は、基数２でオペランドを表すデータ信号の加算
を実行する。当業者は、開示される加算器１０と使用方
法の原理を実現できて基数１０のようないかなる基数の
オペランドを表すデータ信号の加算あるいは減算を実行
することができることは理解されよう。
【００１３】上記のテーブルでは、ｎは左端の値であ
り、Ｎ−１に等しくてもよい。ここで、Ｎは、オペラン
ドのビット数であり、例えば、３２ビット加算ではＮ＝
３２である。上記の”Ｘ”値は、「ドントケアー」ビッ
トを示し、Ｕ関数は、オペランドから発生される伝搬関
数であり、Ｕi値２０は、ＭＳＤの位置を示すポインタ
ーを伝搬するために使用されてもよい。
【００１４】例示的な実施例では、Ｕに対する論理式
は、以下のように表される。 Ui = (NOT N1) AND (NOT N2) AND (NOT N3) (1) ここで、 N1 = Pi AND (NOT Pi+1) N2 = (NOT Pi) AND (NOT Pi+1) AND (NOT Pi+2) AND Gi N3 = (NOT Pi) AND (NOT Pi+1) AND Pi+2 AND (NOT Gi) Gi = (Ai XOR Ai+1) であり、伝搬キャリーポインター
Ｐi、Ｐi+1、Ｐi+2はそれぞれビット位置ｉ、ｉ＋１、
ｉ＋２において、 Pi = Ai XOR Bi Pi+1 = Ai+1 XOR Bi+1 Pi+2 = Ai+2 XOR Bi+2 として定義される。
【００１５】ＬＺＤ１４は、上記式（１）を実現するた
めにＵi発生器１８を含んでいる。図２に示される実施
例では、Ｕi発生器は、３論理ステージに構成された論
理ゲートの、即ち４論理レベルに構成された３ステージ
の論理ゲートの複数のセル３４を含んでいる。各セル
は、Ａi、Ａi+1、Ａi+2、Ｂi、Ｂi+1、Ｂi+2とラベルが
付けられた関連するビット３８を持つＡ、Ｂとラベルが
付けられたオペランド３６から、ｉ＝０からｉ＝Ｎ−１
までに対して各Ｕiを発生する。図２に示されるよう
に、第１の論理ステージ４０の排他的論理和（ＸＯＲ）
ゲートは、ビット３８を受信して、Ｐi、Ｐi+1、
Ｐi+2、Ｇi＝（Ａi ＸＯＲ Ａi+1）を発生する。ここ
で、２論理レベルは、第１の論理ステージにおけるＸＯ
Ｒゲートを実現し、その結果３論理ステージは、高々４
論理レベルを含むだけである。第２の論理ステージ４２
は、上記のように、Ｎ1、Ｎ2、Ｎ3を発生するためにＮ
ＡＮＤゲートとインバーターを含んでいる。第３の論理
ステージは、式（１）で上述したように、Ｎ1、Ｎ2、Ｎ
3からＵiを発生するためにＡＮＤゲートを含んでいる。
【００１６】他の実施例では、伝搬値Ｕｉは、 Ui = (NOT N4) AND (NOT N5) (2) として表され、ここで、 N4 = (Gi OR Hi) AND (NOT Pi+2) N5 = NOT (Gi AND Hi) AND Pi+2 AND (NOT Pi+1) であり、Hi = (Bi XOR Bi+1)である。
【００１７】Ｕi発生器１８は、実施例では、図３に示
されるように上記式（２）を実現する。ここで、Ｕi発
生器１８は、４論理ステージに構成された論理ゲート、
即ち論理レベルにおいて構成された４ステージの論理ゲ
ートの複数のセル４６を含んでいる。図３に示されるよ
うに、４論理ステージは、５論理レベルを含み、ここ
で、各ＸＯＲゲートは、２論理レベルを使用して実現さ
れる。各セルは、Ａi、Ａi+1、Ａi+2、Ｂi、Ｂi+1、Ｂ
i+2とラベルが付けられた関連するビット３８を持つ
Ａ、Ｂとラベルが付けられたオペランド３６から、ｉ＝
０からｉ＝Ｎ−１までに対して各Ｕiを発生する。図２
に示されるように、第１の論理ステージ４８の排他的論
理和（ＸＯＲ）ゲートは、ビット３８を受信して、Ｐ
i+1、Ｐi+2、Ｇi＝（Ａi ＸＯＲ Ａi+1）と、Ｈi＝
（Ｂi ＸＯＲ Ｂi+1）を発生する。ここで、２論理レ
ベルは、第１の論理ステージ４８のＸＯＲゲートを実現
し、それで４論理ステージは、高々５論理レベルを含む
だけである。第２の論理ステージ５０は、ＯＲゲートと
ＮＡＮＤゲートを含んでいる。第３の論理ステージ５２
は、上記のようにＮ4とＮ5を発生するためにインバータ
ーとＮＡＮＤゲートを含んでいる。第４の論理ステージ
５４は、式（２）で上記したように、Ｎ4とＮ5からＵi
を発生するためにＡＮＤゲートを含んでいる。Ｕi発生
器１８により発生されたＵi値２０を用いて、加算器１
０は、ＭＳＤの近似的位置を決める高速で並列な方法を
実行し、Ｌi値を発生してＭＳＤの正確な位置を決定
し、非正規化浮動少数点のシフトを実行する。
【００１８】ＬＺＤ１４は、ＬＺＤ機能を実行するため
に使用されるＬi値２４を発生するためのＬi発生器２２
を含んでいる。正の整数値Ｄは、例えば、ＬＺＤ１４の
演算特性に依存する予め決められた数であると定義され
る。加算で全体のビット数がＮである場合では、ｉ＝０
からＮ−１に対するＬi値は、ブール代数式に従って以
下のように決定される。 Li = NOT Ui AND Vi AND Xi (3) ここで、［］は、最小整数関数であり、i=0からN-1に対
してk=[i/D]であり、i<N-1に対してp=D*k、q=D*(k+1)-
1、r=D*(K+1)であり、i=N-1ではr=N-1であり、s=N-1で
あり、関数AND(x,y)は、ｘからｙまでの範囲の数値列の
ANDを取ったものとして定義される。例えば、 Vi = 論理１ i = q ならば、 AND(Ui+1、 Uq) i < qならば、 Wi = 論理１ i ≧ N-D ならば、 AND (Ur, Us) i < N-Dならば、 Xi = (NOT AND(Up, Uq)) AND Wi AND(U0,U3) = U0 AND U1 AND U2 AND U3 (4) で、AND(x,x)=Xであり、例えば、AND(U31,U31)=U31であ
る。
【００１９】上記式（１）−（４）から、Ｌi値は、実
施例では、Ｌiを決定するために図４に示される論理ゲ
ートを含む回路を用いて発生される。ここで、先頭のゼ
ロは３２ビット加算を正規化するために検出される。こ
こで、例えば、Ｎ＝３２でＤ＝４が上記式（１）−
（４）で使用される。Ｄの値は、Ｌi発生器２２の論理
ゲートの演算特性により決定される。例えば、そのよう
な論理ゲートは、最大４入力で最適に動作し、それで論
理ゲートの各々は高々４入力を持つだけである。上記式
（１）−（３）に従って、６４ビット加算、１２８ビッ
ト加算、及び他の多数ビット加算と減算演算と同様に、
３２ビット加算に対するＬi値の決定を行うための論理
回路を当業者は容易に設計できることは理解されよう。
【００２０】上記実施例は、正の論理を使用する。即
ち、論理値ＴＲＵＥは論理１あるいは高い信号により表
される。当業者には、負論理を使用することができるこ
とは理解されよう。加えて、式（１）−（４）を関数に
おいて論理的に等価であるように変換することができる
こと、例えば、ド・モルガンの法則が式（１）を Ui = NOT (N1 OR N2 OR N3) (5) に変換するために適用可能であることは当業者には理解
されよう。上記式では、例えば、図２の第２ステージ４
２のＮＡＮＤゲートをＡＮＤゲートで置換し、第３ステ
ージ４４のＡＮＤゲートを多入力ＮＯＲゲートで置換す
ることにより実現される。
【００２１】図４の回路では、Ｌi発生器２２は、Ｕi値
２０を受信するために複数のＮＡＮＤゲート５６を含ん
でいる。各ＡＮＤゲートはＤ入力値、例えばＤ＝４を受
信する。各ＮＡＮＤゲート５６の出力は、ＡＮＤゲート
６０、インバーター６２、及びＡＮＤゲート６４のよう
な複数の論理ゲートを有する論理回路５８により受信さ
れる。特に、論理回路５８のＡＮＤゲートは、予め決め
られたＡＮＤゲートの出力と、その予め決められたＡＮ
Ｄゲートに先行するＮＡＮＤゲート５６のサブセットの
反転出力に対してＡＮＤ演算機能を実行する。反転出力
は、ＮＡＮＤゲート６４と同様に、インバーター６２を
用いて発生されてもよい。直列に接続された２つのイン
バーターは、論理的にはインバーターがないのと等価で
あると評価されるが、回路のタイミングは、そのような
直列接続されたインバーター対を使用する必要があると
いうことは理解されよう。
【００２２】論理回路５８は、出力ゲート値列６６を出
力し、その値列は、複数のＡＮＤゲート６８によりＵi
値２０に関してあるいはそれらの否定に関してＡＮＤさ
れ、複数のＬi値２４をそれぞれ発生する。こうして、
図４に示されるＬi発生器２２の回路は、上記式（３）
を実現する。特に、ゲート出力値６６は、ｇａ0、ｇ
ａ1、．．．ｇａ7とラベルが付けられる。ここで、ｉ＝
０からＮ−１で、あるｋ＝［ｉ／Ｄ］では、ｉ＝Ｄ＊ｋ
からＤ＊（ｋ＋１）−１では、上記の定義のように、ｇ
ａk＝Ｘiである。また、［］は最小整数関数である。
【００２３】図９で以下に詳細に説明される、Ｌi値を
用いてＭＳＤの正確な位置を見つける方法では、シフト
レジスター２６は、Ｌi＝１であるかどうかと非正規化
和値Ｓi +1は、非正規化和の値Ｓi+2とは異なかどうかを
決定し、それで、左シフトを発生し、他の場合には、シ
フトは発生しない。即ち、シフト条件が決定され、シフ
ト信号が従って発生される。
【００２４】正規化器３０は、浮動小数点加算回路１２
から非正規化和とシフト信号２８を受信し、それらから
正規化和出力３２を発生する。図５の実施例では、正規
化器３０は、論理０値８８と非正規化和９０を受信し、
その和９０は、複数のスイッチ９２−９６で非正規化値
Ｓ0からＳn+1の列である。複数のスイッチ９２ー９６の
各々は、シフト信号２８に応答して、少なくとも２つの
連続値の間でスイッチして正規化和値列９８−１０２を
発生する。それらは、正規化和としてＳＵＭ0、ＳＵ
Ｍ1、．．．、ＳＵＭnとラベルされる。例えば、スイッ
チ９４は、シフト信号２８がハイ、即ち論理１のとき、
Ｓ0がＳＵＭ1として出力され、シフト信号２８がロー、
即ち論理０であるとき、Ｓ1がＳＵＭ1として出力される
ように、Ｓ0とＳ1の間でスイッチする。実施例では、ス
イッチ９２−９６は、マルチプレクサー（ＭＵＸ）であ
る。他の実施例では、スイッチ９２−９６は、当業者に
知られているようにシフト信号２８に応答して連続する
非正規化値間でスイッチするように動作するシフトレジ
スター、スイッチングトランジスター、及び／あるいは
論理ゲートであってもよい。
【００２５】加算器１０の動作は図６−１０のフローチ
ャートに示されている。図６は、加算器の主動作を示
し、以下のステップを含んでいる。ステップ１０４で加
算の実行を開始し、ステップ１０６でオペランドを表す
入力データ信号１６を受信し、浮動小数点加算回路１２
を用いてステップ１０８で入力オペランドの非正規化和
を発生し、ステップ１０８での非正規化和の発生と同時
に、また並列にステップ１１０でＬＺＤ１４を用いて先
頭の０／１を検出し、ステップ１１２でシフト発生器２
６を用いてシフト信号２８を発生し、ステップ１１４で
非正規化和を正規化してシフト信号２８に応答する正規
化器３０を用いて正規化和出力３２を発生する。
【００２６】ステップ１１０における先頭の０／１を検
出するステップは、Ｕi発生器１８を用いてステップ１
１６でＵiとラベルが付けられた複数の伝搬値２０を発
生し、伝搬値Ｕiからステップ１１８Ｌi信号としてＬi
とラベルされた複数の位置値２４を発生するステップを
含んでいる。特に、Ｕi値とＬi値は、式（１）−（３）
に従って決定され、図７−８の方法により実現される。
【００２７】図２−３のいずれかの実施例に関して図７
を参照して、ｉ＝０からＮ−１までからＵi値を発生す
るステップ１１６は、ステップ１２０でＵiの発生を開
始し、ステップ１２２でオペランドＡ、ＢのＡi、
Ａi+1、Ａi+2、Ｂi、Ｂi+1、Ｂi+2を含むオペランド値
を受信し、図２に示されるステージ４２−４４を用いて
しき（１）と関連して上記したように、他に、図３に示
されるステージ５０−５４を用いて式（２）と関連して
上記したように、ステップ１２４でオペランド力伝搬キ
ャリーと中間論理値を発生し、それぞれ、式（１）ある
いは（２）に従って、伝搬キャリーと中間論理値からス
テップ１２６で伝搬値Ｕiを発生するステップを含んで
いる。特に、中間論理値は、上で定義されたように、Ｇ
iとＨiを含んでいる。
【００２８】図４と関連して図８を参照して、Ｌi値２
４を発生するステップ１１８は、ステップ１２８でＬi
値の発生を開始し、複数のＮＡＮＤゲート５６でステッ
プ１３０でＵi値２０を受信し、ステップ１３２で各Ｎ
ＡＮＤゲート５６でＵi位置の予め決められた数ＤをＮ
ＡＮＤし、ステップ１３４で複数のＡＮＤゲートを有す
る論理回路によりＮＡＮＤゲート５６の出力を処理して
式（３）に従ってゲート値ｇａkを発生し、ここで、ｉ
＝０からＮ−１に対してｋ＝［ｉ／４］であり、［］は
最小整数関数であり、及びステップ１３６でｇａk値と
各Ｕi力各Ｌi値を発生するステップを含んでいる。
【００２９】シフト発生器２６は、その後、図９に示さ
れる方法を用いてシフト信号２８を発生する。図９を参
照して、シフト発生器２６は、ステップ１３８でシフト
信号２８の発生を開始し、ステップ１４０で浮動小数点
加算回路１２から非正規化和値Ｓiのような合計パラメ
ーターと、ＬＺＤ１４から位置値Ｌiを受信し、その
後、ｉ＝０からＮ−１に対してシフト発生器２６は、ス
テップ１４２でシフトが行われるべきかどうかを判定
し、ステップ１４４でシフト信号を出力する。ステップ
１４２でのシフトを判定するステップは、ステップ１４
６−１５２を含み、そこでは、Ｌi＝１で、和値Ｓ
i+1が、ステップ１４６で、非正規化和の値Ｓi+2とは異
なると判定されれば、シフト発生器２６は、ステップ１
４８でシフト信号２８として論理１のようなシフト値を
発生する。他の場合には、シフト発生器２６は、ステッ
プ１５０でシフト信号２８として論理０のような非シフ
ト値を発生する。シフト発生器２６は、シフト信号２８
を正規化器３０にステップ１４４で出力する。
【００３０】加算器と方法が好適実施例を参照して特に
示され、説明されたが、形式と詳細における種々の変形
が本発明の範囲と精神から離れることなくなされること
ができることは当業者には理解されよう。従って、上記
のような変形は、それらに制限されないが、本発明の範
囲内にあると考えるべきである。
【図面の簡単な説明】
【図１】本発明の加算器のブロックダイアグラムであ
る。
【図２】伝搬値発生器の例示的な論理図である。
【図３】伝搬値発生器の他の論理図である。
【図４】位置値発生器の例示的な論理図である。
【図５】正規化器回路のブロックダイアグラムである。
【図６】加算器の動作の方法のフローチャートである。
【図７】伝搬値を発生するための方法のフローチャート
である。
【図８】位置値を発生するための方法のフローチャート
である。
【図９】位置値からシフト信号を発生するための方法の
フローチャートである。
【符号の説明】
１２ 浮動小数点加算回路 １４ 先頭０／１検出器 １６ 入力 １８ Ｕi発生器 ２２ Ｌi発生器 ２４ Ｌi信号 ２６ シフト発生器 ３０ 正規化器 ３２ 正規化和出力

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 各々複数のデジットを含む第１のオペラ
    ンドＡと第２のオペランドＢを表す入力信号を結合して
    正規化和出力信号を得るための加算器を含む集積回路で
    あって、 前記オペランドの非正規化結果への結合に応答する先頭
    ０／１検出器（ＬＺＤ）であって、その正規化のために
    該結合の間に該非正規化結果の最上位デジットの正確な
    位置値を決定するための先頭０／１検出器（ＬＺＤ）を
    具備する集積回路。
  2. 【請求項２】 前記ＬＺＤは、入力信号から伝搬値を発
    生するための伝搬値発生器と、及び前記非正規化結果を
    正規化するために前記発生された伝搬値から前記位置値
    を発生するための位置値発生器を具備する請求項１に記
    載の集積回路。
  3. 【請求項３】 前記伝搬値発生器は、対応するビット位
    置ｉ、ｉ＋１、ｉ＋２においてオペランドＡ、Ｂに対応
    する複数のビットＡi、Ａi+1、Ａi+2、Ｂi、Ｂi+1、Ｂ
    i+2から伝搬値Ｕiを発生するための回路を具備し、ここ
    で、 Ui = (NOT N1) AND (NOT N2) AND (NOT N3) であり、 N1 = Pi AND (NOT Pi+1) N2 = (NOT Pi) AND (NOT Pi+1) AND (NOT Pi+2) AND Gi N3 = (NOT Pi) AND (NOT Pi+1) AND Pi+2 AND (NOT Gi) Gi = (Ai XOR Ai+1) であり、伝搬キャリーポインターＰi、Ｐi+1、Ｐ
    i+2は、ビット位置ｉ、ｉ＋１、ｉ＋２においてそれぞ
    れ Pi = Ai XOR Bi Pi+1 = Ai+1 XOR Bi+1 Pi+2 = Ai+2 XOR Bi+2 として定義される請求項２に記載の集積回路。
  4. 【請求項４】 前記伝搬値発生器は、対応するビット位
    置ｉ、ｉ＋１、ｉ＋２においてオペランドＡ、Ｂに対応
    する複数のビットＡi、Ａi+1、Ａi+2、Ｂi、Ｂi+1、Ｂ
    i+2から伝搬値Ｕiを発生するための回路を具備し、ここ
    で、 Ui = (NOT N4) AND (NOT N5) であり、 N4 = (Gi OR Hi) AND (NOT Pi+2) N5 = NOT (Gi AND Hi) AND Pi+2 AND (NOT Pi+1) Gi = (Ai XOR Ai+1) Hi = (Bi XOR Bi+1) であり、伝搬キャリーポインターＰi、Ｐi+1、Ｐ
    i+2は、ビット位置ｉ、ｉ＋１、ｉ＋２においてそれぞ
    れ Pi = Ai XOR Bi Pi+1 = Ai+1 XOR Bi+1 Pi+2 = Ai+2 XOR Bi+2 として定義される請求項２に記載の集積回路。
  5. 【請求項５】 前記位置値発生器は、対応するビット位
    置ｉ、ｉ＋１、ｉ＋２においてオペランドＡ、Ｂに対応
    する複数のビットＡi、Ａi+1、Ａi+2、Ｂi、Ｂi+1、Ｂ
    i+2から位置値Ｌiを発生するための回路を具備し、ここ
    で、 Li = (NOT Ui) AND Vi AND Xi であり、 Vi = 論理１ i = q ならば、 AND(Ui+1、 Uq) i < qならば、 Wi = 論理１ i ≧ N-D ならば、 AND (Ur, Us) i < N-Dならば、 Xi = (NOT AND(Up, Uq)) AND Wi であり、ＮはオペランドＡとＢにおけるビット数であ
    り、Ｄは予め決められた演算特性であり、［］は最小整
    数関数であり、ｉ＝０からＮ−１までに対してｋ＝［ｉ
    ／Ｄ］であり、ｐ＝Ｄ＊ｋであり、ｑ＝Ｄ＊（ｋ＋１）
    −１であり、ｉ＜Ｎ−１に対してｒ＝Ｄ＊（ｋ＋１）で
    あり、ｉ＝Ｎ−１に対してｒ＝Ｎ−１であり、ｓ＝Ｎ−
    １であり、関数ＡＮＤ（ｘ，ｙ）はｘからｙ間での範囲
    の一連の値のＡＮＤを取ることとして定義され、Ｕi，
    Ｕp、Ｕq、Ｕr、Ｕsは、それぞれビットインデックス
    ｉ、ｐ、ｑ、ｒ、ｓと関連する伝搬値である請求項２に
    記載の集積回路。
  6. 【請求項６】 前記結合の間に発生されるパラメーター
    と前記位置値からシフト条件を決定し、前記正規化和出
    力信号を発生するために、前記シフト条件に応答して前
    記非正規化結果を正規化する際に使用されるシフト信号
    を発生するためのシフト発生器を更に具備する請求項２
    に記載の集積回路。
  7. 【請求項７】 前記オペランドを結合して前記非正規化
    結果と前記パラメーターを発生するための浮動小数点加
    算回路を更に具備する請求項６に記載の集積回路。
  8. 【請求項８】 前記シフト信号に応答して、前記非正規
    化結果をシフトして前記正規化和出力信号を発生するた
    めの正規化器を更に具備する請求項６に記載の集積回
    路。
  9. 【請求項９】 対応するビット位置ｉ、ｉ＋１、ｉ＋２
    においてオペランドＡ、Ｂを表す入力信号に対応する複
    数のビットＡi、Ａi+1、Ａi+2、Ｂi、Ｂi+1、Ｂi+2から
    伝搬値Ｕiを発生するための伝搬値発生器と、 前記発生された伝搬値ＵiからオペランドＡ、Ｂの非正
    規化和の最上位デジットを示す位置値Ｌiを発生するた
    めの位置値発生器を具備し、ここで、 Li = (NOT Ui) AND Vi AND Xi であり、 Vi = 論理１ i = q ならば、 AND(Ui+1, Uq) i < qならば、 Wi = 論理１ i ≧ N-D ならば、 AND (Ur, Us) i < N-Dならば、 Xi = (NOT AND(Up, Uq)) AND Wi であり、ＮはオペランドＡとＢにおけるビット数であ
    り、Ｄは予め決められた演算特性であり、［］は最小整
    数関数であり、ｉ＝０からＮ−１までに対してｋ＝［ｉ
    ／Ｄ］であり、ｐ＝Ｄ＊ｋであり、ｑ＝Ｄ＊（ｋ＋１）
    −１であり、ｉ＜Ｎ−１に対してｒ＝Ｄ＊（ｋ＋１）で
    あり、ｉ＝Ｎ−１に対してｒ＝Ｎ−１であり、ｓ＝Ｎ−
    １であり、関数ＡＮＤ（ｘ，ｙ）はｘからｙ間での範囲
    の一連の値のＡＮＤを取ることとして定義され、Ｕi、
    Ｕp、Ｕq、Ｕr、Ｕsは、それぞれビットインデックス
    ｉ、ｐ、ｑ、ｒ、ｓと関連する伝搬値である先頭０／１
    検出器（ＬＺＤ）。
  10. 【請求項１０】 前記伝搬値発生器は、 Ui = (NOT N1) AND (NOT N2) AND (NOT N3) に従って、複数の論理ゲートを用いてＵiを決定し、こ
    こで、 N1 = Pi AND (NOT Pi+1) N2 = (NOT Pi) AND (NOT Pi+1) AND (NOT Pi+2) AND Gi N3 = (NOT Pi) AND (NOT Pi+1) AND Pi+2 AND (NOT Gi) Gi = (Ai XOR Ai+1) 伝搬キャリーポインターＰi、Ｐi+1、Ｐi+2は、ビット
    位置ｉ、ｉ＋１、ｉ＋２においてそれぞれ Pi = Ai XOR Bi Pi+1 = Ai+1 XOR Bi+1 Pi+2 = Ai+2 XOR Bi+2 として定義される請求項９に記載の先頭０／１検出器。
  11. 【請求項１１】 前記伝搬値発生器は、 Ui = (NOT N4) AND (NOT N5) に従って、複数の論理ゲートを用いてＵiを決定し、こ
    こで、 N4 = (Gi OR Hi) AND (NOT Pi+2) N5 = NOT (Gi AND Hi) AND Pi+2 AND (NOT Pi+1) Gi = (Ai XOR Ai+1) Hi = (Bi XOR Bi+1) であり、伝搬キャリーポインターＰi、Ｐi+1、Ｐ
    i+2は、ビット位置ｉ、ｉ＋１、ｉ＋２においてそれぞ
    れ Pi = Ai XOR Bi Pi+1 = Ai+1 XOR Bi+1 Pi+2 = Ai+2 XOR Bi+2 として定義される請求項９に記載の集積回路。
  12. 【請求項１２】 前記伝搬値発生器は、高々５論理レベ
    ルに構成される複数の論理ゲートを用いてＵiを決定す
    る請求項９に記載の先頭０／１検出器。
  13. 【請求項１３】 オペランドに対応する入力信号から非
    正規化結果と、関連する和パラメーターを発生するため
    の浮動小数点加算回路と、 前記オペランドの前記非正規化結果への結合に応答し
    て、該結合の間に該非正規化結果の最上位デジットの位
    置値を決定するための先頭０／１検出器（ＬＺＤ）と、 前記結合の間に発生されるパラメーターと前記位置値か
    らシフト条件を決定し、前記正規化和出力信号を発生す
    るために、前記シフト条件に応答するシフト発生器と、
    及び前記シフト信号に応答して、前記非正規化結果を正
    規化して前記オペランドの和に対応する正規化和出力信
    号を発生するための正規化器とを具備する加算器。
  14. 【請求項１４】 前記ＬＺＤは、 対応するビット位置ｉ、ｉ＋１、ｉ＋２においてオペラ
    ンドＡ、Ｂを表す入力信号に対応する複数のビット
    Ａi、Ａi+1、Ａi+2、Ｂi、Ｂi+1、Ｂi+2から伝搬値Ｕi
    を発生するための伝搬値発生器を具備し、ここで、 Ui = (NOT N1) AND (NOT N2) AND (NOT N3) であり、 N1 = Pi AND (NOT Pi+1) N2 = (NOT Pi) AND (NOT Pi+1) AND (NOT Pi+2) AND Gi N3 = (NOT Pi) AND (NOT Pi+1) AND Pi+2 AND (NOT Gi) Gi = (Ai XOR Ai+1) であり、伝搬キャリーポインターＰi、Ｐi+1、Ｐ
    i+2は、ビット位置ｉ、ｉ＋１、ｉ＋２においてそれぞ
    れ Pi = Ai XOR Bi Pi+1 = Ai+1 XOR Bi+1 Pi+2 = Ai+2 XOR Bi+2 として定義される請求項１３に記載の加算器。
  15. 【請求項１５】 前記ＬＺＤは、 対応するビット位置ｉ、ｉ＋１、ｉ＋２においてオペラ
    ンドＡ、Ｂを表す入力信号に対応する複数のビット
    Ａi、Ａi+1、Ａi+2、Ｂi、Ｂi+1、Ｂi+2から伝搬値Ｕi
    を発生するための伝搬値発生器を具備し、ここで、 Ui = (NOT N4) AND (NOT N5) であり、 N4 = (Gi OR Hi) AND (NOT Pi+2) N5 = NOT (Gi AND Hi) AND Pi+2 AND (NOT Pi+1) Gi = (Ai XOR Ai+1) Hi = (Bi XOR Bi+1) であり、伝搬キャリーポインターＰi、Ｐi+1、Ｐ
    i+2は、ビット位置ｉ、ｉ＋１、ｉ＋２においてそれぞ
    れ Pi = Ai XOR Bi Pi+1 = Ai+1 XOR Bi+1 Pi+2 = Ai+2 XOR Bi+2 として定義される請求項１３に記載の加算器。
  16. 【請求項１６】 前記ＬＺＤは、 発生された伝搬値ＵiからオペランドＡ、Ｂの非正規化
    和の最上位デジットを示す位置値Ｌiを発生するための
    位置値発生器を具備し、ここで、 Li = (NOT Ui) AND Vi AND Xi であり、 Vi = 論理１ i = q ならば、 AND(Ui+1, Uq) i < qならば、 Wi = 論理１ i ≧ N-D ならば、 AND (Ur, Us) i < N-Dならば、 Xi = (NOT AND(Up, Uq)) AND Wi であり、ＮはオペランドＡとＢにおけるビット数であ
    り、Ｄは予め決められた演算特性であり、［］は最小整
    数関数であり、ｉ＝０からＮ−１までに対してｋ＝［ｉ
    ／Ｄ］であり、ｐ＝Ｄ＊ｋであり、ｑ＝Ｄ＊（ｋ＋１）
    −１であり、ｉ＜Ｎ−１に対してｒ＝Ｄ＊（ｋ＋１）で
    あり、ｉ＝Ｎ−１に対してｒ＝Ｎ−１であり、ｓ＝Ｎ−
    １であり、関数ＡＮＤ（ｘ，ｙ）はｘからｙ間での範囲
    の一連の値のＡＮＤを取ることとして定義され、Ｕi、
    Ｕp、Ｕq、Ｕr、Ｕsは、それぞれビットインデックス
    ｉ、ｐ、ｑ、ｒ、ｓと関連する伝搬値である請求項１３
    に記載の加算器。
  17. 【請求項１７】 前記シフト発生器は、あるビット位置
    における前記非正規化結果の和ビットが前記非正規化結
    果の値と異なっているかどうかを、前記シフト条件とし
    て決定して、前記シフト信号としてシフト値を発生し、
    他の場合に前記シフト信号としてシフト無し値を発生す
    る請求項１３に記載の加算器。
  18. 【請求項１８】 オペランドＡ、Ｂを加算してそれらか
    ら正規化和を得る方法であって、 前記オペランドＡ、Ｂに対応する入力信号を受信するこ
    とと、 前記オペランドを結合して、入力信号から非正規化結果
    と、関連する和パラメーターを発生することと、 前記結合の間に、前記非正規化結果の最上位デジットの
    一値を決定することと、 前記結合の間に発生される和パラメーターと前記位置値
    からシフト条件を決定することと、 前記シフト条件に応答してシフト信号を発生すること
    と、及び前記シフト信号を用いて、前記非正規化結果を
    正規化して前記オペランドの正規化和に対応する正規化
    和出力信号を発生することとを具備する方法。
  19. 【請求項１９】 前記位置値を決定するステップは、 対応するビット位置ｉ、ｉ＋１、ｉ＋２においてオペラ
    ンドＡ、Ｂを表す入力信号に対応する複数のビット
    Ａi、Ａi+1、Ａi+2、Ｂi、Ｂi+1、Ｂi+2から伝搬値Ｕi
    を発生することを具備し、ここで、 Ui = (NOT N1) AND (NOT N2) AND (NOT N3) であり、 N1 = Pi AND (NOT Pi+1) N2 = (NOT Pi) AND (NOT Pi+1) AND (NOT Pi+2) AND Gi N3 = (NOT Pi) AND (NOT Pi+1) AND Pi+2 AND (NOT Gi) Gi = (Ai XOR Ai+1) であり、伝搬キャリーポインターＰi、Ｐi+1、Ｐ
    i+2は、ビット位置ｉ、ｉ＋１、ｉ＋２においてそれぞ
    れ Pi = Ai XOR Bi Pi+1 = Ai+1 XOR Bi+1 Pi+2 = Ai+2 XOR Bi+2 として定義される請求項１８に記載の方法。
  20. 【請求項２０】 前記位置値を決定するステップは、 対応するビット位置ｉ、ｉ＋１、ｉ＋２においてオペラ
    ンドＡ、Ｂを表す入力信号に対応する複数のビット
    Ａi、Ａi+1、Ａi+2、Ｂi、Ｂi+1、Ｂi+2から伝搬値Ｕi
    を発生することを具備し、ここで、 Ui = (NOT N4) AND (NOT N5) であり、 N4 = (Gi OR Hi) AND (NOT Pi+2) N5 = NOT (Gi AND Hi) AND Pi+2 AND (NOT Pi+1) Gi = (Ai XOR Ai+1) Hi = (Bi XOR Bi+1) であり、伝搬キャリーポインターＰi、Ｐi+1、Ｐ
    i+2は、ビット位置ｉ、ｉ＋１、ｉ＋２においてそれぞ
    れ Pi = Ai XOR Bi Pi+1 = Ai+1 XOR Bi+1 Pi+2 = Ai+2 XOR Bi+2 として定義される請求項１８に記載の方法。
  21. 【請求項２１】 前記位置値を決定するステップは、発
    生された伝搬値ＵiからオペランドＡ、Ｂの非正規化和
    の最上位デジットを示す位置値Ｌiを発生することを具
    備し、ここで、 Li = (NOT Ui) AND Vi AND Xi であり、 Vi = 論理１ i = q ならば、 AND(Ui+1, Uq) i < qならば、 Wi = 論理１ i ≧ N-D ならば、 AND (Ur, Us) i < N-Dならば、 Xi = (NOT AND(Up, Uq)) AND Wi であり、ＮはオペランドＡとＢにおけるビット数であ
    り、Ｄは予め決められた演算特性であり、［］は最小整
    数関数であり、ｉ＝０からＮ−１までに対してｋ＝［ｉ
    ／Ｄ］であり、ｐ＝Ｄ＊ｋであり、ｑ＝Ｄ＊（ｋ＋１）
    −１であり、ｉ＜Ｎ−１に対してｒ＝Ｄ＊（ｋ＋１）で
    あり、ｉ＝Ｎ−１に対してｒ＝Ｎ−１であり、ｓ＝Ｎ−
    １であり、関数ＡＮＤ（ｘ，ｙ）はｘからｙ間での範囲
    の一連の値のＡＮＤを取ることとして定義され、Ｕi、
    Ｕp、Ｕq、Ｕr、Ｕsは、それぞれビットインデックス
    ｉ、ｐ、ｑ、ｒ、ｓと関連する伝搬値である請求項１８
    に記載の方法。
  22. 【請求項２２】 前記シフト条件を決定するステップ
    は、 あるビット位置における前記非正規化結果の和ビットが
    前記非正規化結果の値と異なっているかどうかを、前記
    シフト条件として決定することと、 前記シフト信号としての前記シフト条件に応答してシフ
    ト値を発生することと、及び前記シフト信号として他の
    場合にシフト無し値を発生することとを具備する請求項
    １８に記載の方法。
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