JPH09244874A - 最上位有効ビット位置予測方法 - Google Patents

Abstract

(57)【要約】 【課題】ＰＫＧ符号方式を採用する浮動小数点加算器に
おける使用のため、２つのｎビット・オリジナル・オペ
ランドの２の補数２進和の最上位有効ビット位置を予測
する方法および装置を改良する。 【解決手段】非正規化された２つの(ｎ＋１)ビット形式
の加算オペランドの各ｉ番目位置毎に、第１の値が２つ
のビットの加算がゼロ、第２の値が１、第３の値が２で
あることを示す値を持つ３種類の記号の１つをｉ番目記
号として割り当てることによって(n＋１)個の記号シー
ケンスを生成し、この記号シーケンスの最左端から開始
して３つの連続する記号を１つのトリプルと定義し、隣
接する２つのトリプルが常に共通の２つの隣接記号を持
つように(ｎ＋１)個のトリプルを形成し、このトリプル
の各々を検査することによって、最上位有効ビット位置
を予測する。この予測位置に従って、実際に計算された
和を正規化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、浮動小数点２進加
算器に関するもので、特に該加算器において使用される
最上位有効ビット位置予測の装置および方法に関するも
のである。

【０００２】

【従来の技術】高性能浮動小数点２進加算器は、近代マ
イクロプロセッサの重要なコンポーネントである。高性
能加算器は、旧式の腕力に任せた技術に頼るのではな
く、ＰＫＧ符号化方式のような代替アプローチをしばし
ば使う。ＰＫＧ符号化方式は、迅速に和を計算するた
め、２つの２進加数を諸段階で使用される可能性のある
ビット単位のキャリ情報に置き換える。加数のＰＫＧ表
示は、２つのオリジナルのオペランドより多くのビット
を必要とするが、和の計算速度の点で顕著な利益が得ら
れる。ＰＫＧ方式であろうとそうでなかろうと、高性能
浮動小数点加算機の重要な部分は、「最上位有効ビット
位置予測器」(Leading Bit Anticipatorの頭文字をとっ
てＬＢＡと呼称される)と呼ばれるエレメントである。

【０００３】すべての浮動小数点演算の場合、演算の未
調整結果は正規化されなければならないことが多い。す
なわち、加算後仮数部の上位桁のゼロを削除するため有
効ビットをシフトする必要があり(あるいは、負である
２の補数の場合にも有効桁をシフトしてゼロを削除する
必要があり)、そのシフト数に対応して指数部も調整さ
れる。ＬＢＡがない場合、演算後の未調整結果は、どの
ような正規化ステップが必要かを決定するため検査され
なければならない。これが機能しないことがしばしばあ
るわけではないが、最終的解を得るまでに相当の時間を
要する。ＬＢＡは、演算の和が計算される間に正規化の
ステップを決定するので、未調整演算結果が計算され次
第追加の検査を行うことなく直ちに正規化を実行するこ
とができる。正規化ステップとは、正規化の際にゼロの
ビットを削除し、指数調整に必要なシフト桁数を決定す
ることを含む。

【０００４】既存の最上位有効ビット位置予測器(ＬＢ
Ａ)は複雑で、その実施には多くのユニットを必要とす
る。ＬＢＡの１つの例が、IBM JOURNAL OF RESEARCH AN
D DEVELOPMENT, January 1990 (Vol. 34, No. 1) pages
59-70に"Design of the IBM RISC System/6000 floati
ng-point execution unit(IBM RISC System/6000浮動小
数点演算実行装置の設計)"と題するR. K. Montoya, E.
Hokenek, S. L. Runyon各氏共著の記事に記載されてい
る。同じく上記参照誌に、E. Hokenek,R. K. Montoya両
氏著の"Leading-zero anticipator(LZA) in the IBM RI
SC System/6000 floating-point execution unit(RISC
System/6000浮動小数点演算実行装置における上位０ビ
ット予測器)"という記事が掲載されている。

【０００５】

【発明が解決しようとする課題】最上位有効ビット位置
予測器からミステリを取り払い、複雑でなく実施と製作
が簡単なＬＢＡを実現する手段が必要とされている。

【０００６】

【課題を解決するための手段】本発明は、ＰＫＧ符号方
式を採用する浮動小数点加算器における使用のため、２
つのｎビット・オリジナル・オペランドの２の補数２進
和の最上位有効ビット位置を予測する改良された方法を
提供する。この方法は、(1)上記２つのｎビット・オリ
ジナル・オペランドを２つの(ｎ＋１)ビット形式に非正
規化するステップ、(2)上記２つの(ｎ＋１)ビット形式
の各ｉ番目位置毎に、第１の値が２つの(ｎ＋１)ビット
形式のそれぞれｉ番目の２つのビットの加算がゼロであ
ることを示し、第２の値がその加算が１であることを示
し、第３の値がその加算が２であることを示す値を持つ
３種類の記号の１つをｉ番目記号として割り当てること
によって、(n＋１)個の記号シーケンスを生成するステ
ップ、(3)上記(ｎ＋１)個の記号シーケンスの最左端か
ら開始して、３つの連続する記号を１つのトリプルと定
義し、隣接する２つのトリプルが常に共通の２つの隣接
記号を持つように(ｎ＋１)個のトリプルを形成するステ
ップ、(4)上記トリプルの各々を検査して、該トリプル
に対応する上記非正規化オペランドのビット位置の部分
的加算セグメントが２つの最上位有効ビットを持つこと
を示す第１の値またはそれ以外を示す第２の値を持つ暫
定ビットを、少なくとも上記トリプルの数に等しい数の
暫定ビットから構成される２進暫定ワードの対応する暫
定ビット位置に作成するステップ、(5)上記２進暫定ワ
ードの検査によって、上記第１のビット値を持つ最上位
有効ビット位置を決定し、決定したビット位置を上記２
進暫定ワードの最左端からのビット位置数Ｊで表現する
ステップ、(6)上記２つの(ｎ＋１)ビット形式値を加算
して未調整和を作成するステップ、(7)上記未調整和を
上記Ｊに等しい量だけ正規化するステップ、および、
(8)Ｊが１ビット位置小さすぎることを判断し、Ｊが１
小さい場合、Ｊに対応するシフトとは別に更に追加シフ
トを行うステップ、を含む。

【０００７】最下位Ｋの仮定が使われ暫定ビットがセッ
トされない場合、無調整演算和はゼロである。ゼロのケ
ースは指数に関する強制ゼロを必要とするが、正規化は
必要とされない。上記ステップ(5)において、残りのす
べてのビット位置について暫定ビットを作成するよう
に、ＭＳＢについての規則を若干変更することによっ
て、規則を簡素化することが可能である。その簡素化
は、中央の記号がＰであるいかなるトリプルもゼロの暫
定ビットを作成することができるというものである。

【０００８】

【発明の実施の形態】図１に示される浮動小数点加算回
路１は、マイクロプロセッサのような集積回路内での実
装に適するように改良された最上位有効ビット予測器
(ＬＢＡ)６を装備している。図１の回路は例示の目的の
ものである点は理解されるであろう。例えば、(オーバ
ーフローを回避するため)既に(ｎ＋１)ビット表示形式
にシフトされたｎビット演算を処理するものとして示さ
れている。本発明の好ましい実施形態においてはｎ＝６
４であるが、ｎは、それより大きいビットでも小さいビ
ットでも可能である。しかし、そのような特定のｎビッ
トおよび(ｎ＋１)ビット・オペランドは２進数の２の補
数形式である。本発明の実施例は、ＰＫＧ符号化形式を
使用する加算器を用いる。

【０００９】本発明のＬＢＡがＰＫＧ符号化方式を活用
するとはいえ、ＬＢＡによって必要とされるＰＫＧ符号
化はＬＢＡの一部であり、加算器は未符号化２進加数に
直接応答することができる点は以下の記述によって明白
となるであろう。

【００１０】参考のため、２の補数の例として、５ビッ
トで表した場合の２の補数の一部を次の表１に示す。

【００１１】

【表１】 0=00000 8=01000 -1=11111 -9=10111 1=00001 9=01001 -2=11110 -10=10110 2=00010 10=01010 -3=11101 -11=10101 3=00011 11=01011 -4=11100 -12=10100 4=00100 12=01100 -5=11011 -13=10011 5=00101 13=01101 -6=11010 -14=10010 6=00110 14=01110 -7=11001 -15=10001 7=00111 15=01111 -8=11000 -16=10000

【００１２】図１のＡおよびＢは、(ｎ＋１)ビットの２
の補数形式の２進数値であり、加算されるべき２つの浮
動小数点の有効桁部分、すなわち一般的に仮数と呼ばれ
るものである。ＡおよびＢは関連する指数部分を持つが
本図では示されていない(仮数と指数が組み合わされて
完全な浮動小数点を形成する)。２つの指数は既知の方
法で結合され、和に関する試行指数２２が作成される。
試行指数２２については、図１に関する説明の最後の部
分で触れる。

【００１３】図１の処理の前段階では、２つの(ｎ＋１)
ビット仮数は各々ｎビットで表現され、それらの指数は
それぞれ異なっている。浮動小数点加算のためのセット
アップの一部として、２つの浮動小数点オペランドは、
それらのそれぞれのビット位置が同じ２の累乗数に対応
するように、調整される。これによって、オペランドの
１つが非正規化されることが必要となることがある。す
なわち、加数がアンダーフローを起こすようにその仮数
がシフトされ、その指数がそれに応じて調整される。し
かし、２つのオペランドが絶対値においてほぼ等しけれ
ば、桁あわせのための非正規化は必要ではないが、演算
結果がオーバーフローを起こす可能性を生じる。オーバ
ーフローは望ましくなく可能な限り避けられるべきもの
である。

【００１４】２の補数の演算のオーバーフローは重大な
問題であり、２つの最上位ビットの繰り上げキャリの排
他的ＯＲ(ＸＯＲ)によって以前は検出されていた。その
ような検出は例えばＯＶのようなフラグ・ビットをセッ
トした。最上位有効桁のビットから出るキャリの値を使
用して例えばＥＸのような１ビット拡張レジスタがセッ
トされた。オーバーフローの本当の問題は、アンダーフ
ローと対照的に、その調整が、ＥＸをＭＳＢへシフトさ
せる一方そのＭＳＢおよびすべての他のビットを右に
(下位ビット方向へ)シフトさせることによって行われる
点である。アンダーフローの調整方法は、これとは反対
に左方向へシフトさせる。この２つのケースは、また、
異なる方向の指数調整を必要とする。従って、オーバー
フローの好ましくない点は、それが仮数をシフトさせ指
数を両方向で調整する必要性を生むことである。

【００１５】オーバーフロー回避の戦略は、オーバーフ
ローを防止するために十分な非正規化が桁あわせの間に
行われない場合、何らか別の措置を講じることを保証す
るというものである。その何か別の措置とは、ｎビット
・オペランドを(ｎ＋１)ビット形式で表すものである。
これはその数値を変えることなく、オーバーフローが起
こる前により多数のビットを維持することができるメカ
ニズムでそれを表現するにすぎない。これは、例え
ば、.０７を０.０７として書き直すことに等しい。これ
は、以下に記述するＰＫＧ表示のビット単位形式に適し
ている。このオーバーフロー回避戦略の要点は、両方の
調整を実行しオーバーフローの発生しないことを保証す
るために必要とされるものとしてオペランドが(ｎ＋１)
ビットで書き直され非正規化されるという点である。和
の計算後結果が正規化されｎビットに書き直される。オ
ーバーフローがないことが保証される一方、それ以上の
ビット幅を必要とするオーバーフローがない限り、より
広い幅の表示形式でアンダフローを持つという意味にお
いて、正規化メカニズムが一層活用される。このような
付加的正規化の必要性は、問題でなく、オーバーフロー
回避を行わない場合でさえ頻繁に必要となる。対応する
指数調整についても同様の点があてはまる。すなわち、
オーバーフローを避けることができるならば、指数を両
方向に調整する必要性がある。オーバーフローから逃れ
両方向で調整するコストは、ｎ＋１ビットの表示形式へ
の事前の非正規化を考慮するに価する。

【００１６】２つの(ｎ＋１)ビット仮数入力Ａ(図１の
符号２)およびＢ(同じく３)がＰＫＧ生成回路４に適用
される。ＰＫＧ生成回路４は、ＡiおよびＢiの各ペアか
らＰi、ＫiまたはＧiの１つを生成するゲーティングを
含む既知の回路である。Ｐは"propagate"すなわち伝播
を意味し、Ｋは"kill"すなわち無視を意味し、Ｇは"gen
erate"すなわち生成を意味し、それぞれｉ番目のビット
位置に関するキャリ・ビットを指す。従って、２つの
（ｎ＋１)ビット入力をＰＫＧ生成回路に適用すると、
その結果の出力は、(ｎ＋１)ビットＰＫＧワード５とな
る。これは、(ｎ＋１)個のＰＫＧトリプルとも呼ばれ
る。各ビット位置毎に、Ｐ、ＫおよびＧは次の定義に従
って生成される(ＩＦＦは"の場合に限り"の意味)。 Ki = 1 IFF Ai + Bi = 0 (〜Ai AND 〜Bi) Pi = 1 IFF Ai + Bi = 1 (Ai XOR Bi) Gi = 1 IFF Ai + Bi = 2 (Ai AND Bi)

【００１７】本発明の好ましいハードウエア実施形態に
おいて、Ｋi、ＰiおよびＧiの各々は、(例えば２ビット
のような)信号ペアで符号化するのではなく、(例えば
「３つのうちの１つ」という表現のような）対応する３
つの相互排他的信号によって個々のビットとして表現さ
れる。原理的にはいずれの方法も同様に動作するが、個
別表示の方が処理性能がよい。

【００１８】(ｎ＋１)ビットＰＫＧワード５は、最上位
有効ビット予測器(ＬＢＡ)６および加算器キャリ連鎖回
路７という２つの場所に送られる。ＬＢＡ６については
後回しにして、先ず加算器キャリ連鎖７について記述す
る。加算器キャリ連鎖回路７は、(ｎ＋１)ビットP_WORD
(Ｐワード)８および(ｎ＋１)ビットCARRY_WORD(キャリ
・ワード)９を生成する。(ｎ＋１)ビットP_WORD８は、
単に、ＰＫＧワード５によって加算器キャリ連鎖回路７
に適用されるすべてのＰiである。CARRY_WORD(キャリ・
ワード)９は既知の方法で作成される。例えば、Ciをキ
ャリ・ビットＣ0＝Ｇ0としてＣi＝Ｇi ＯＲ (Ｐi ＡＮ
Ｄ Ｃi-1)という規則のビット単位適用によってキャリ
・ワード９が作成される。

【００１９】P_WORD８およびCARRY_WORD９はＸＯＲ加算
器１０に入力され、RAW_SUM(未調整和)１１が出力され
る。RAW_SUM１１は、正規化されてない生(すなわち未調
整)の仮数であり、左へ１回シフトされたCARRY_WORDとP
_WORDのビット単位ＸＯＲ演算によって得られる。この
演算は、最下位有効桁におけるゼロのキャリ繰り入れお
よび最上位有効桁における(あるとした場合の)キャリ繰
り越しを伴なう。

【００２０】RAW_SUM１１はシフト器１２へ入力され
る。軸シフト器である場合もあるシフト器１２は、アン
ダーフロー条件を起こさないようにするため数値を正規
化する。例えば(１０進数で云えば)、.００１２３ Ｅ９
は、１.２３ Ｅ６にされなければならない(負数につい
て２の補数を使用する本発明の実施形態においては、正
規化の後、最も左の２つのビットは正数の場合"０１"で
あり負数の場合"１０"であり、最上位有効桁から２番目
と３番目の間に小数点がある)。シフト器１２は、RAW_S
UM１１をシフトさせる量を示す次の２つの入力を使用す
る。すなわち、(1)シフト量を示す２進数値SHIFT_#１３
および(2)SHIFT_AGAINと名づけられたシフト器１２への
入力として使用されるEXTRA_SHIFT１４である。この信
号の出力源についてはＬＢＡ６に関する記述の際詳述す
る。

【００２１】RAW_SUM１１はまたオプションの比較器４
５にも入力されることもある。比較器４５は、備えられ
ている場合、RAW_SUM１１に加えてすべて０という比較
値４６を比較入力として受け取る。比較器４５の目的
は、未調整和がゼロであるかどうかを判断し、そうであ
れば信号２４"を生成することである。

【００２２】引き続き、SHIFT_#１３が入力Ｂとして、
試行指数２２がＢ入力として加算器２１へ適用される。
反転されたEXTRA_SHIFT信号１４が繰り入れキャリとし
て加算器２１に適用される。加算器２１は、Ａ−(Ｂ＋E
XTRA_SHIFT)を実行する。これは、全体の演算解の計算
された指数値であり、仮数がゼロでないという前提で、
加算器２１の指数出力部２７に出力される。浮動小数点
加算に関してよく知られているように、仮数ゼロは、指
数を無視するか指数を特定の値にセットすることを必要
とするが、本実施形態においては便宜上かつ慣例に従っ
てゼロにする。仮数がゼロであることの検出は、ＬＢＡ
６において実施され、ゼロの場合は、別の信号SUM_IS_Z
ERO２４のソースの役目を果たす信号２４'によって仮数
ゼロが標示される。信号２４'が生成されるプロセスは
後述する。ＬＢＡ６が必ずしもSUM_IS_ZERO２４のソー
スである必要はなく、比較器４５によって生成される信
号２４"で代替することもできる。

【００２３】計算された指数２３および事前に符号化さ
れている値ゼロ("ZERO"２６)が２つのデータ入力として
ＭＵＸ(マルチプレクサ)２５に適用される。ＭＵＸはSU
M_IS_ZERO２４によって制御され、計算された指数２３
または"ZERO"２６のいずれか適切な方が加算器２３に関
する指数出力２７として出力される。調整済み指数２７
および正規化仮数１５が合わされてオリジナル入力Ａお
よびＢの最終加算結果となる。

【００２４】上述したように、加算メカニズムは必ずし
もＰＫＧ符号化方式を使用するタイプのものである必要
はなく、入力ＡおよびＢに直接接続する完全加算器から
なるものでもよい。この点は以下の記述からも明らかと
なるであろう。

【００２５】以下、最上位有効ビット予測器(ＬＢＡ)の
記述を行う。ＬＢＡは、その内部動作と関係なく、上位
ビット１検出器か上位ビット０検出器かのいずれかであ
る。特定の最上位有効ビット予測器６に対しての説明は
膨大となろう。本明細書の記述は、その演算の正確性を
証明する目的ではなく、いくつかの例を用いながら、Ｌ
ＢＡの機能性の基となる理念を説明する解探索プロセス
の概要を説明するにとどめる。いくつかの演算規則を説
明し、概念全体は表を用いて示す。

【００２６】既述のように、ＬＢＡの目標は、演算結果
を検査してシフトおよび指数調整によって正規化を行う
ため、主加算メカニズムによって実際の未調整解が生成
されるのを待つ必要性を回避することである。その代わ
りに、ＬＢＡ６は「正規化量」(SHIFT_#１３)という一
般的に信頼性の高い近似値を迅速に形成する。未調整和
が生成され次第若干量の検査でそれを正規化することが
できる。これによって時間が節約される。

【００２７】しかしながら、問題がないわけではなく、
「一般的に信頼性の高い近似値」という概念を使用しな
ければならない。(ＬＢＡの目的にとって自滅的ではあ
るが)主加算器自体と等しい処理量を行わない限り、近
似値は、ある場合は正確であり、ある場合はカウント１
外れる。そうなる理由を理解し、いくつかの適切な選択
を行うことによって、エラーが発生する場合エラーが常
に同じ方向にあるように(例えば１カウント低いように)
構成し、エラーが発生する場合を検出しそれを容易に調
整する修正対策(すなわちEXTRA_SHIFT１４信号の発信)
を工夫することができる。この修正対策の負荷は、最上
位有効ビット予測器を使用しない加算−検査−正規化と
いうアプローチに比較して非常に少ない。

【００２８】正規化量の近似値が得られるプロセスを以
下記述する。目標は、単に出発点として、未調整和の近
似値を生成し次に検査を行うことと仮定する。検査は、
実際の未調整和が手元にあるとすれば実行されるであろ
うものと全く同じであるので、近似値未調整和から得ら
れる時間的性能利得は、未調整和に対して必要とされる
時間と比較して小さくなければならない。この目的を達
成するために必要な情報が加数ＡおよびＢのＰＫＧ表示
形式に含まれている。ＰＫＧワード５から別のAPPROX_S
UM(近似和)ワードを生成する試みをＰＫＧワード内の複
数の記号から１時点に１記号ずつ取り出すように実施す
ると仮定すると、この試みの命運は直ちに定まる。すな
わち、Ｐ、ＫまたはＧが、ｉ番目のビット位置のための
記号であるか否かに関係なく、その位置に関する繰り入
れキャリの存在または不在が和のｉ番目のビットの値を
変えるので、ただ１つの記号から十分な情報を得ること
はできない。

【００２９】次の試みは、ＰＫＧワード５の隣接する記
号ペアを検査することでる。あらゆるケースではない
が、いくつかの結果を以下に示す。ビットｉおよび(ｉ
−１)に関するストリングＫＫを考察する。(本明細書で
はある数のビットを一般に行われているように左から右
へ書き、最右端をビット・ゼロとする)。この場合、両
方のビット位置の和はゼロであり、(ｉ−１)位置への繰
り入れキャリはそこにおかれたままであるので、ｉ番目
の位置はゼロであるということができる。あいにく、ビ
ットｉおよび(ｉ−１)がストリングＰＰであるようない
くらか曖昧なケースがある。この場合(ｉ−１)番目の位
置の繰り入れキャリに依存するということを除いて、ｉ
番目の位置については何も云うことができない。

【００３０】負数の場合１という最上位ビット・ストリ
ングおよび正数の場合０という最上位ビット・ストリン
グに関してAPPROX_SUMを検査することも以下のアプロー
チに含まれる。しかし、正または負は、最上位ビットに
よって示されるが、この最上位ビットはそこにキャリさ
れるものによって影響される。和の符号に関する不確実
性は快適でない。また、最上位１ストリングに関する検
査を行うハードウエア・セットと最上位０に関する検査
を行う別の第２のハードウエア・セットを備える必要性
を回避することが可能であるか明確でない。

【００３１】正負に関する不確実性に対する解決策は、
APPROX_SUMを一緒に実行し、未調整和におけるビット反
転の近似値を出力するようにＰＫＧワード検査メカニズ
ムを調整することである。本明細書において、この近似
を「マップ」と呼び、「近似暫定マップ」をAPPROX_X_M
APと名付ける。マップにおける連続的０ストリングは、
実際の未調整和の中の対応するビットがすべて同じ(１
または０)であることを意味する。マップのある１つの
ビット位置における１は、その位置の左にある未調整和
のビットが異なっている、換言すれば現在の位置が反転
を表すことを意味する。そのようなマップを持つことが
できれば、正であるか負であるかによって煩わされるこ
となく、検査によってAPPROX_X_MAPの最も左の１を検出
することができる。このマップについて近似的であるこ
とは、反転が実際に起こるところから１ビット位置左に
ある実際の未調整和の位置をマップの中の１が示す可能
性があるとうことである。このため、この方法が上述の
ように問題がないわけではないということになる。

【００３２】次に、ＰＫＧワード５の３つの記号を一度
に検査する方法を考察する。この方法は、ＰＫワード５
の左側(最上位有効部)から始め、ＰＫＧ記号の最上位有
効トリプル(すなわち３連続記号)を取り出し、次に続く
トリプルを取り出しながら一度に１記号を処理する作業
を繰り返す。このように、１つのトリプルから次のトリ
プルへ２つの記号が重複する。１つのトリプルが検査さ
れる毎に、APPROX_X_MAPにおける対応するビット位置に
関する値が生成される。

【００３３】トリプルの３つのどの位置もＰ、Ｋまたは
Ｇの３つのいずれかが占めることができるので、考察す
べきトリプルを形成する組合せは２７ある。表１に示さ
れるように、トリプルのどれも、未調整和１１の対応す
る部分的セグメントに関する暫定ビット値(bit value t
ransitions)を示すが、全体ワードのトリプルの位置が
右に少くとも１記号あるようなケースに関しては(大部
分このケースである)、該トリプルに対応する和のセグ
メントの右側部分へのキャリ繰り入れが存在することも
しないこともある点は注意する必要がある。最上位トリ
プルがAPPROX_X_SUMの最上位ビットを決定し、下位の方
向に進むにつれそれに対応したビットを決定する。オー
バーフロー回避のため(ｎ+1)ビットへシフトされたオリ
ジナルのｎビット・オペランドに対して、(ｎ−２)個の
トリプルおよびAPPROX_X_SUMにおける対応する(ｎ−２)
個のビット位置が存在する。このような点が、(ｎ＋１)
ビット未調整和に関する最上位有効ビット検出にとって
いかに有効な情報であるかは、図２を参照して後述す
る。

【００３４】次の表２に関連して、文字？を使用する。
？は「不問」または「ワイルド・カード」を意味し、そ
の位置がビット１であろが０であろうが、あるいは、
Ｐ、Ｋ、Ｇのいずれの記号でも関係のないことを示す。

【００３５】

【表２】 キャリあり キャリなしトリプル 結果(RESULT) の和 の和 理由 KKK 0 000 001 #1 KKP 1 001 010 #2 KKG 1 010 O1l #4 KPK 1/O(MSB/〜MSB) 010 O11 #3 KPP 1/0(MSB/〜MSB) O11 100 #3 KPG 1/O(MSB/〜MSB) 100 101 #3 KGK 1 100 101 #4 KGP 1 101 110 #2 KGG 0 110 1ll #1 PKK 1 100 101 #4 PKP 1 101 110 #2 PKG 0 1ll 000 #1 PPK 0/1(〜LSB/LSB) 110 111 #1,#5 ppp 0 l11 000 #1 PPG 0 000 001 #1 PGK 0 000 001 #1 PGP 1 001 010 #2 PGG 1 010 O1l #4 GKK 0 000 001 #1 GKP 1 001 010 #2 GKG 1 010 O1l #4 GPK 1/0(MSB/〜MSB) 010 O11 #3 GPP 1/0(MSB/〜MSB) Oll 100 #3 GPG 1/0(MSB/〜MSB) 100 101 #3 GGK 1 100 101 #4 GGP 1 101 110 #2 GGG 0 110 1ll #1 #1：各部分的和の左２ビットが反転を示さないので、０であるにちがいない。 #2：？ＫＰと？ＧＰには、各々が左２ビットが反転し、残りが反転しない部分的 和を常に持つので、１を割り当てる。この結果は、正しいか、あるいは、有 効ビットより１桁プラスであるかもしれない。 #3：ＫＰ？およびＧＰ？は、１を生成する？ＫＰおよび？ＧＰの右側に起こるの で、不問のケースであり、これらと中央にＰがあるトリプルには０を割り当 てる。 #4：ＫＫＧ、ＧＧＫ、ＧＫＧ、ＫＧＫ、ＰＫＫおよびＰＧＧは、中央に明確な反 転がある。 #5：マイナス１（すべて１)の仮数とゼロ(すべて０)の仮数を区別する。

【００３６】上記表２は、２７の可能なＰＫＧトリプル
およびRESULT(結果)に関するそれらの対応する値のリス
トである。RESULTは、歳差連動のインスタンスに対応す
るAPPROX_X_MAPにおけるビット位置の値である。すなわ
ち、対象がトリプルを考察する５番目のインスタンスで
あれば、RESULTはAPPROX_X_MAPビットの(左から数えて)
５番目に当てはまる。ここでの記述は、表２の結果(RES
ULT)欄で" 1/0 (MSB/〜MSB)として表示されているトリ
プルＫＰＫ、ＫＰＰ、ＫＰＧ、ＧＰＫ、ＧＰＰおよびＧ
ＰＧが１として解読される規則を含むＭＳＢから始め
る。各トリプルおよびその対応するRESULT値が２つの異
なる和セグメントを伴うという点に注意する必要があ
る。これらの和セグメントは、歳差連動の回数に応じ
て、ＰＫＧトリプルの位置によって表されるビット位置
に対応する未調整和１１のビット位置に位置する。これ
らの和は、発生し得る(唯一)可能な和セグメントであ
り、セグメントの右側にキャリ繰り入れがあるか否かに
関連して、記号Ｐ、ＫおよびＧを最初の場所に割り当て
るために使用される規則を考慮することによって得られ
る。ここで、オーバーフローを回避するため(ｎ＋１)ビ
ット未調整和１１を使用していること、また、APPROX_X
_MAPのＭＳＢに関するRESULTが１であるということはア
ンダフローが発生しなかったことを意味するという点に
注意する必要がある。実際には、次の２つのケースの１
つが考えられる。すなわち、(1)（ｎ＋１)ビット加算に
アンダーフローは実際になかった(ｎビット加算にオー
バーフローがあったかもしれないことを示唆する)、お
よび(2)アンダーフローがないという標示は偽りであっ
て、１というRESULTは０で次のインスタンスのRESULTが
１であるべきであった、という２つのケースである。こ
の第２のケースをＬＢＡエラーと呼ぶ。アンダーフロー
がある他のすべてのケースでは、RESULTは０でなければ
ならない。

【００３７】アンダーフローもオーバーフローもない２
の補数和は正数については０１？で負数については１０
？で始まる。和が(正の場合)００？または(負の場合)１
１？として始まるケースはアンダーフローを表す。表２
の説明を開始する最も簡単な箇所は、０というRESULTが
どのように調整されるかに関するものである。これら
は、アンダーフローの発生に関して不確実性のないケー
スである。

【００３８】これらのケースは、表２において異なるト
リプルを伴なう種々の加算セグメントを調べることによ
って見つけられる。加算セグメントについて常に０００
または１１１だけを生成するトリプルは、RESULTの値に
ついて０を復号しなければならない。このようなトリプ
ルはＰＫＧおよびＰＰＰの２つである。加算セグメント
について常に０００または００１だけを生成するトリプ
ルもまたRESULTの値について０を復号しなければならな
い。そのようなトリプルは、ＫＫＫ、ＰＰＧ、ＰＧＫお
よびＧＫＫの４つである。最後に、加算セグメントにつ
いて常に１１１または１１０だけを生成するトリプルも
同様にRESULTの値について０を復号しなければならな
い。そのようなトリプルはＫＧＧおよびＧＧＧの２つで
ある。これら９個のトリプルだけが、キャリ繰り入れが
あろうとなかろうと、アンダーフローが確実なトリプル
である。これらのトリプルのRESULTは、絶対に０でなけ
ればならない。

【００３９】同様に、絶対にかつ明確にRESULTが１を持
つトリプルを見い出すことができる。このためには、唯
一の可能な加算セグメントが０１？または１０？の形式
をもつトリプルを捜す必要がある。これらは、ＫＫＧ、
ＫＰＫ、ＫＰＰ、ＫＰＧ、ＫＧＫ、ＰＫＫ、ＰＧＧ、Ｇ
ＫＧ、ＧＰＫ、ＧＰＰ、ＧＰＧおよびＧＧＫという１２
個のトリプルである。これらのケースの各々は、未調整
和１１がアンダーフローを示さないインスタンスを表
し、従って、また、ＬＢＡエラーのインスタンスではな
い。

【００４０】これら１２個のトリプルのケースが、部分
的加算セグメントの対応する各ペアが１というRESULTを
生成すべき１つのセグメントおよび０というRESULTを生
成すべきもう１つのセグメントを持つすべてのケースで
ある点に注意する必要がある。部分的加算セグメントの
それらビットへの実際のキャリ繰り入れに関する情報を
持たないが、１というRESULTを生み出す必要性を無視す
ることはできない。解決策は、たとえそれが０でなけれ
ばならなかったとしても、そのようなインスタンスの各
々は実際にＬＢＡエラーであるので、１というRESULTを
生み出すことが安全である点に注目することである。す
なわち、０でなければならなかったのに１というRESULT
を形成したとしても、「観念上の」次のRESULT値がとに
かく１でなければならなかったことは確実である(実際
の次のRESULT値については何も云えないが、１というRE
SULTが１ビットすぐ後に発生する時補正することができ
るということだけは云える)。

【００４１】従って、キャリ繰り入れがなければトリプ
ルＫＫＰ、ＰＧＰおよびＧＫＰは０というRESULTを生成
すべきであり、一方キャリ繰り入れケースを(RESULTが
１であるべき)アンダーフローなしの正数ケースに合致
させることが表２から観察される。同様に、トリプルＫ
ＧＰ、ＰＫＰおよびＧＧＰは、キャリ繰り入れのある負
のアンダーフローおよびキャリ繰り入れなしのアンダー
フローなしを表すことが観察される。しかし、これらの
インスタンスの各々もまたＬＢＡエラーのインスタンス
であるので、状況は救われる。例としてＫＫＰを考察す
る。部分的加算セグメントが実際にキャリ繰り入れに関
する結果である００１であったと仮定する。００１は一
度左にシフトすることによって正規化されなければなら
ないので、エラーである１というRESULT(アンダーフロ
ーなしおよび正規化なし)が生成される。今検討してい
ることは、未調整ビットの最も左の３ビットが００１で
あるというケースである。従って、歳差連動における次
のトリプルは、０１？という形式の加算セグメントを標
示することが予想される。これは正の２の補数値の有効
桁の始まりである。ＬＢＡエラーが発生したことを検出
できるように構成することができると仮定すると、それ
を直すには、更に１ビット位置正規化を行うことだけで
よい。これは、本ケースでは、APPROX_X_MAPのＭＳＢに
おける１というRESULTによる１シフトの全体正規化を意
味する。一方、ＫＫＰに関する部分的加算セグメントが
０１０であったとすれば、APPROX_X_MAPのＭＳＢにおけ
る１というRESULTはエラーでない。この場合ＬＢＡエラ
ー・メカニズムが起動されないことを確認することだけ
が必要とされる。残りのトリプルＰＧＰ、ＧＫＰ、ＫＧ
Ｐ、ＰＫＰおよびＧＧＰは、対応する同様の例によって
説明できる。これで、APPROX_XSUMのＭＳＢをセットす
る説明を終わる。

【００４２】次に、APPROX_X_SUMの残りのビットを決定
する作業の説明に移る。直前のトリプルがＭＳＢに関す
るものであったと仮定すると、(ＬＢＡエラーの場合で
あろうとなかろうと)、ＭＳＢに対する分析によって既
に１というRESULTまたは０というRESULTのいずれかが出
力されている。RESULT０はアンダーフローが発生したこ
とを保証する。これは、RAW_SUM１１の最も左に連続す
る少なくとも２つの０または１があることを意味する。

【００４３】この場合、トリックではあるが、最も左の
ビットを破棄して１トリプルだけ進めあたかもＭＳＢに
関してもう一度すべてをチェックすることを考えてみ
る。これは、いずれにして実際に有効桁をシフトさせる
ことによって正規化を行う機会が来る時RAW_SUM１１に
対して実行することに対応していることであるので、こ
のように最も左の０または１のストリングを一度に１ビ
ット破棄することができる点は明白である。この点につ
いての懸念は、表２の観察によって解消される。１１？
または００？を含む部分的加算セグメントはいずれも０
というRESULTを生成する。仮に切り落とされたRAW_SUM
がビット反転の前になお５個の１か５個の０を持ってい
るとすれば、１というRESULTが来る前に少なくとも４つ
の「偽のＭＳＢ破棄」が存在すること(APPROX_X_MAPの
対応するビット位置の少くとも４つが０であること)が
保証される。これは、有効ビット１の前に例えば５つの
０があれば次の４回の歳差連動が０００以外の部分的加
算セグメントを持つことはないので、うまくはたらく。
なぜなら、０００を持つとすれば、５個の０の中に１つ
の１が含まれていることになるがそういうことは仮定上
ないからである。これはRESULTの次の４つの値が０であ
ることを意味する。００１または１１０の形式の部分的
加算セグメントが発生するのは早くても「破棄」ストリ
ングの最後であるとしても、そのような形式の部分的加
算セグメントが存在するので、５番目の値は、ＬＢＡエ
ラーであるかもしれないしそうでないかもしれない。

【００４４】重要ないくつかのポイントを以下要約す
る。正規化された正数は、最上位ビット０１で始まり、
正規化された負数は最上位ビット１０で始まる。正規化
を必要とする正数は、左端にいくつかの０のストリング
を持ち、一方、正規化を必要とする負数は左端にいくつ
かの０のストリングを持つ。数は、(ゼロを含む)正数か
あるいは負数のいずれかであるので、左端にすべて１ま
たはすべて０のストリングがあり、左端の符号ビットの
ストリングの検査を開始すれば、トリプルを右へ順次処
理する過程で、そのトリプルの対応する部分的加算セグ
メントがその中央または左の位置に反対の値のビットを
持つトリプルに突然出会うことを懸念する必要はない。
それは簡単に発生しない。ビット値の変化は、対応する
部分加算セグメントのかなり右側で最初に起きるであろ
う。

【００４５】また、この点で物理的シフトまたはビット
破棄を行う必要はない点は明きらかである。複数トリプ
ルにおける「歳差連動」で十分である。更に、トリプル
を１回に１つずつ取り扱わねばならないことはなく、ま
た特別な順序で処理する必要もない。なぜならば、トリ
プルは一旦取り出されれば固定的であり、表２に基づく
それらの解釈は、トリプルがＭＳＢに対するものか否か
に関することのみに依存するからである。このように、
すべてのトリプルは、独立していて、APPROX_X_MAPに対
するすべてのビットを同一クロック・サイクルで生成す
るためにそれらを並列的に復号することができる。この
ように、「歳差連動」の概念は、単に理解のための便宜
的装置にすぎない。その単一クロック・サイクルの後、
主ＬＢＡが残す信号は、APPROX_X_MAP中の最も左の１の
ビットの位置およびＬＢＡエラー検出の識別である。

【００４６】これらの事項に記述を進める前に、表２に
関して残っている問題を取り上げる。その第１は、ＭＳ
Ｂについて処理しているか否かに基づくRESULTの値の相
違の問題である。ＭＳＢの場合RESULTが１である理由は
既に記述した。非ＭＳＢトリプルの場合それが０に変わ
る理由を明確にする必要がある。トリプルがＫＰ？およ
びＧＰ？で標示される６個のトリプルである場合にこの
点が明らかになる。一旦それらがＭＳＢトリプルでない
ことがわかると、それらは、必ず？ＫＰおよび？ＧＰの
右で発生することがわかる。しかし、それら６つのトリ
プルは常に１というRESULTを持つ。従って、(APPROX_X_
MAPにおいて)そのような１の右側にあるRESULTの値は重
要でなく、「不問」の値である。それらのトリプルにつ
いてRESULTの値に０をセットする場合、(非ＭＳＢ)トリ
プルのＰという中央記号がＲＥＳＵＴ値が０であるべき
ことを示すに足るものであることが表２によって明らか
である。これは、RESULTの値を生成するためにトリプル
を復号する論理における望ましい簡略化である。

【００４７】別の問題は、APPROX_X_MAPのＬＡＢおよび
発生可能な例外ケースにかかわるものである。例えば、
APPROX_X_MAPはすべて０を受け取ることができるであろ
うか？受け取ることができるとすればそれは何を意味す
るのであろうか？ また、１つのトリプル毎にAPPROX_X
_MAPの１ビットが対応しなければならないと述べた。し
かし、加数が(オーバーフロー回避の後)各々ｎ＋１ビッ
トであるならば、ＰＫＧワード５に(ｎ＋１)個のＰＫＧ
記号があり、それは(ｎ‐1)個のトリプルしかないこと
を意味する。このことは、トリプルに関して処理するＬ
ＢＡが右方向へ十分な長さを持っていないことを意味す
のではないか？ この問いは、他の関連した問題ととも
に、図２を参照することによって回答される。

【００４８】図２は、２の補数加算のビット処理におけ
る５つの異なる段階を示している。図２の最上部には、
２つのオリジナルのｎビット・オペランド、Ａ'２８お
よびＢ'２９が示されている。オーバーフロー回避の目
的のため、これらは(ｎ＋１)ビット・オペランドＡ(３
０，２)およびＢ(３１，３)に算術的に右にシフトされ
ている(算術的シフトは符号ビットを維持する)。Ａ'お
よびＢ'から(ｎ＋１)個のＰＫＧ記号(３２、５)が作成
される。種々のダイヤモンド３５は、２進オペランドの
ペアからのＰＫＧ記号のビット毎の生成に関する規則を
示す。ＰＫＧ記号(３２、５)は、種々の括弧３６によっ
て示される(ｎ−１)個のトリプルに分類される。表２に
おいて記述された関係を実施するゲーティング機構によ
って、各トリプルは、種々のRESULT_iを生成する。種々
のRESULT_iは、APPROX_X_MAP３３におけるそれぞれの(ｎ
−１)ビット位置に対応するビット値をセットする。そ
のようなAPPROX_X_MAPの(ｎ−１)ビットは、図に示され
た方法で、最終的RAW_SUM３４の(ｎ＋１)ビットに対応
する。

【００４９】最後に、図２の特定の重要なケースを説明
する前に、ＬＢＡの機能をよりよく理解するため図２が
主に諸ビット位置間の関係を示すように描かれている点
を明記する。図２は、(推論できる箇所はあるが)レジス
タ間のハードウエア接続を必ずしも表してはいない。特
に、図は、APPROX_X_MAP３３がRAW_SUM３４に対してビ
ットを供給することを示唆していない。ビット間の対応
関係を記述しているに過ぎない。

【００５０】図２の説明に戻り、既に述べたようにAPPR
OX_X_MAPがすべて０を含むと想定すると、これは、未調
整和１１がビット反転の前に最上位ビット・ストリング
を含まないことを意味する。未調整和１１はすべて１か
すべて０である。RAW_SUM３４のビットより２つ少ない
トリプル(またはAPPROX_X_MAP３３のビット)があるけれ
ども、上記の点は確かであろう。あいにく、ＬＳＢ(最
下位有効ビット)に関する情報は十分でない。RAW_SUM１
１が、ゼロ(すべて０)か、マイナス１(すべてｌ)かある
いはマイナス２(ＬＳＢが０であることを除いてすべて
０)のいずれかであることは最低限確実である。状況を
明確にするため、先ず、APPROX_X_MAPの最上位の１ビッ
ト値が０であることがRAW_SUM３４最上位２ビットにつ
いて意味する点を知る必要がある。それは和が少なくと
も１シフトだけ正規化されなければならず、従って和上
位ビットは１１か００でなければならないことを意味す
る。和が１１で始まりビット値反転がなければ、それは
１１１１...でなければならない。すべて０についても
同様である。第２に、APPROX_X_MAPのＬＳＢにおける０
というビット値はRAW_SUMのＬＳＢを決定するために十
分でないことが観察される。それは、その左のビットが
０であれば０であるが、その左のビットが１であればＬ
ＳＢが何かはわからない。この理由を理解するため図１
を再び参照すると、キャリ繰り入れの可能性がなく、
(仮定によってその左に１がないので、すなわち上述の
ようにＫＰ？およびＧＰ？は１を生成するトリプルの右
にのみ存在するので)トリプルＫＰ？およびＧＰ？は発
生しないという追加情報が得られる。

【００５１】対象となるＫＫＫ，ＫＧＧ，ＰＰＫ，ＰＰ
Ｐ，ＰＰＧ、ＰＧＫ、ＧＫＫおよびＧＧＧという８つの
トリプルのうち、ＫＫＫ、ＰＰＧ、ＰＧＫおよびＧＫＫ
に関する部分的加算セグメントはキャリ繰り入れなしの
すべて０である。これは、左のビットが０である時ＬＳ
Ｂも０であるというケースである。ＰＰＰはすべてが１
であるというケースに関連する。あいにく、ＫＧＧ、Ｐ
ＰＫおよびＧＧＧという３つのトリプルの場合は明確で
ない。それらは、各々、１１０というキャリ繰り入れの
ない部分的加算セグメントを持つ。従って、左のビット
が１であるがＬＳＢが０であるというケース(マイナス
２という和を形成するケース)が存在する。このような
状態は、マイナス２を報告しなければならない場合なの
にマイナス１という未調整仮数をＬＳＢが報告する可能
性を生む。そのような誤った報告によって不正確な量の
正規化が行われ、許容できない演算エラーが発生する。

【００５２】しかし、上述の問題点が図２に従う実施形
態が全く役に立たないことを意味しているわけではない
ことは理解されるべきである。上述の明確でない点を取
り除き演算エラーが発生する可能性のない別の外部環境
を存在させる可能性はある。例えば一層大規模な乗算累
算装置の一部としての浮動小数点加算器においてＬＢＡ
が使用される場合、そのような構成を実施することが可
能である。その理由にこだわる必要はないが、上述のエ
ラー・メカニズムはもはや呼び出されることはない点は
明らかである。図２に従う実施形態は分析目的に主眼が
おかれてはいるが、加算累算装置の部品として実際の製
品に組み込まれたものがある。

【００５３】しかしながら、マイナス１およびマイナス
２という未正規化仮数の間のこのような不便なＬＳＢの
混乱を簡単に除去し、ＰＫＧ記号のトリプルに関する
「歳差連動」の比較的単純な技術を独立型加算器におい
て使用することができることが望ましい。これは、図３
において示されるような形態で簡単に実施できる。

【００５４】図３は、多くの点で図２と同じである。相
違する点は、図３が、値が「Ｋ」である最下位ＰＫＧ記
号３７の追加を想定している点である。これは、最下位
トリプル３８から付加的最下位RESULT0３９を生成する
ことを可能にする。追加のRESULT0を持つことによっ
て、(今や拡張された)APPROX_X_MAPの最下位にもう１つ
のビット４０を持つことを可能にする。APPROX_X_MAP４
１における付加ビット４０は、RAW_SUM３４との正しい
対応関係にある。このようにして物事は想定した通りに
はたらく。

【００５５】次に、ＰＫＧ記号の最下位の位置にＫがあ
ると推定することが合理的である理由を考察する。結果
として生成されるビット・パターンに関する限り、追加
すべきｎビット２進数を取り上げ単に右にゼロを付加す
ることが常であり、左ビット・パターンは変わらないま
まである。「暫定的に」負の数が維持されないことは真
実であるが、２の補数表現は単にビット解釈であり、い
ずれにしても、２の補数および符号なし２進整数は、同
じようにビット毎に追加される。更に、図３において余
分なゼロは右に追加されない。APPROX_X_MAP４１にビッ
ト４０が追加されればその必要はない。

【００５６】RAW_SUM３４の(ｎ＋１)ビットを見つける
方法も変わらない。従って、一時的に、０という余分な
低位ビットを持ちながら非正規化数Ａ３０およびＢ３１
を暫定的に構築する点に問題はない。構築するとすれ
ば、そのような０はＫというＰＫＧ記号を生成するであ
ろう。これがＫ３７が作成される経緯である。かくし
て、「トリプル」の通常の「歳差連動」および「ＭＳＢ
削除」分析がRAW_SUM３４のＬＳＢに対して直接はたら
く。

【００５７】最後に、ＰＰＫに関する表２のエントリを
考察する。O/1(〜LSB/LSB)という表記は、仮定された追
加Ｋ３７の使用を仮定する。それ以外は、ＰＰＫに対す
るRESULTはゼロである。この特別なケースは、RAW_SUM
１１がマイナス１(すべて０)の時APPROX_X_MAPがすべて
０を含むことを防止するため、表２に含まれる。(ＰＰ
Ｋは、１１０というキャリ繰り入れのない部分的加算セ
グメントを持つ唯一のＫで終わるトリプルであって、０
であるRAW_SUMの実際のＬＳＢの左に１がある)。１をAP
PROX_X_MAPのＬＳＢに強制的に挿入することによって、
マイナス１という未調整仮数が正規化を不要とすること
が防止される。その代わりに低位方向へ１カウントとい
う正規化量が示される。すなわちそれはＬＢＡエラーで
ある。この点は問題ではなく、通常のように検出され修
正される。これを達成するために必要な論理は、RESULT
0を作成するゲートと同様であるが、ただし、(ｎ＋１)
ＰＫＧ記号３２、５における実際のＬＳＢ記号(すなわ
ち、０の添え字を持っＬＳＢ記号)がＰであれば、出力
を１にするという条件を持つ。

【００５８】次に図１に戻って、ＬＢＡ６の内部構造を
考察する。ＰＫＧシーケンス検出器１７は、表２を実施
するビット単位ゲーティング機構である。このゲーティ
ング(あるいはおそらく参照用テーブル)が、その入力側
でＰＫＧワード５へ接続され、その出力はAPPROX_X_MAP
(３３、４１)のビットである。それらビット(種々のRES
ULTi)が上位１キャリ連鎖回路１９に適用される。キャ
リ連鎖１９は、APPROX_X_MAPにおける最上位１のビット
位置Ｊを見つける。この数Ｊは左からのビット位置のカ
ウントである。Ｊがゼロであれば、RAW_SUM１１は、(そ
の右端のビットを取り除くことによって切り捨てられる
必要があるけれども)正規化される必要はない。出力１
３のSHIFT_#(シフト量)はＪに関する値のバイナリ符号
である。出力２０は、「ｎの１つ」であるＪの値を表
す。この場合、図３に示される実施形態の場合「ｎ」は
オリジナルのオペランド(２８、２９)にあるものと同じ
ビット数であり、図２の実施形態の場合はそれより１少
ない。注意すべき点であるが、ＬＢＡ６が、SUM_IS_ZER
O(和ゼロ信号)２４のソースであるべき信号２４'を作成
する責任を果たすため、RESULTiのすべてが０でありRAW
_SUMのＭＳＢもまた０であることを適切なゲーティング
機構を用いて検出することによって、その信号が作成さ
れる。代替的方法としては、比較器４５を使用して、Ｌ
ＢＡ６からの信号２４'がない場合にSUM_IS_ZERO２４に
対するソースの役目を果たす信号２４"を生成する。

【００５９】ＬＢＡエラー検出器１２の動作が図４に示
されている。図４には、図２および図３の場合と同様に
APPROX_X_MAP３３, ４１およびRAW_SUM３４のセグメン
トが示されている。APPROX_X_MAPの内容が、最上位１キ
ャリ連鎖回路１９に入力され、そこで、最左端ビットが
識別され、右側のビットがすべて削除される。RAW_SUM
３４における隣接ビット位置のペアの各々について、そ
の隣接ペアのビットが排他的ＯＲゲート４２に適用され
る。図４にそのようなＸＯＲゲートがただ１つ示されて
いるが、RAW_SUM３４に存在する多数の隣接ビット・ペ
アの数に相当するゲート２４が備えられる点は理解され
るであろう。ＸＯＲゲート４２の出力は、関連ＡＮＤゲ
ート４３への１方の入力となり、その他方の入力は、Ｘ
ＯＲゲート４２へ送られるRAW_SUMのビット・ペアの最
下位ビットに対応する最上位１キャリ連鎖回路１９のビ
ット２０である。同様に、４３のようなＡＮＤゲートの
別のものがただ１つゲート４４として図示されている
が、RAW_SUM３４における隣接ビット・ペアの各々につ
いてＡＮＤゲート４３と同等のものが備わる。ゲート４
３、４４の出力のすべてのＯＲ信号は、ＬＢＡエラーの
発生を標示するEXTRA_SHIFT信号１４である。APPROX_X_
MAPの中の所与のビット位置が最左端であれば、RAW_SUM
における対応するビット位置およびその先行位置の値は
異なると通常予測される。そのような条件の不在はＬＢ
Ａエラーであり、その場合は、種々のＡＮＤゲート４
３、４４のうちの１つの出力をＴＲＵＥにする。

【００６０】図３において、優先キャリ連鎖回路が、次
式の規則に従って、添え字ｎのＭＳＢから添え字０のＬ
ＳＢへキャリＣiを伝播する。Cn = 0、 Ci-1 = (Ci) OR
(APPROX_X_MAPi)、および、Ji = (APPROX_X_MAPi) AND
(〜Ci)

【００６１】図５は、表２のＭＳＢ位置以外のすべてを
実施する実際の実施形態の１つにおいて使用されたＣＭ
ＯＳゲーティング・セルのブロック図である。出力は、
LEADING_BIT_HIGH(最上位ビット高)およびLEADING_BIT_
LOW(最上位ビット低)を意味するＬＨおよびＬＥであ
る。その相補信号は--Hおよび--Lと表記される。最上位
ビット信号(ＬＨおよびＬＬ)はトリプル毎に１回出さ
れ、既述した種々のRESULTiに対応する。入力に関し
て、記号Ｐ、ＫおよびＧが観察される。これらは、ＰＫ
Ｇワード５のｉ番目の位置に対応する非相補信号を示
す。そのｉ番目の位置は、Ｐ、ＫまたはＧのいずれか１
つの記号を含む。形式Ｐｐ,Ｋｐ...の記号ペアはＰi+
1、Ｋi+1．．．を表し、ｐは左方向へのプラスを意味す
る。同様に、形式Ｐm,Ｋm...の記号ペアはＰi-1、Ｋi-
1．．．を表し、ｍは右方向へのマイナスを意味する。

【００６２】既述の通り、表２における関係は、トリプ
ルがＭＳＢに関するものであれば、６つのトリプルにつ
いて異なる。ＭＳＢのケースを実施するゲーティング・
セルを制作することは当業者にとって可能であろう。し
かし、そのような装置を制作するか否かは、許容される
ゲート遅延数、チップ上の使用可能スペースおよび単純
な個人的好みを含む因子に基づくことであろう。図６お
よび図７は可能な方法を示す。

【００６３】図６は、図２および図３と同様であるが、
相違する点は、ＰＫＧ記号３２、５の最上位ペア４７と
PPROX_X_MAP３３、４１のＭＳＢの接続の部分である。
特に、図６の場合、APPROX_X_MAP３３、４１の最上位ビ
ットはRESULTnまたはRESULTn+1のいずれかによってセッ
トされることができる。RESULTn+1は、RESULTn+1 = (KP
or GP)という関係に従ってＰＫＧ記号の追加最上位ペ
ア４７によって作成される。表２の観察によれば、それ
が、ＭＳＢケースにおいて、１というRESULTを生成しな
ければならないＫＰ(？ＫＰ)またはＧＰ(？ＧＰ)である
ので、上記の点は機能する。図７は、RESULTn+1 = (KP
or GP)という関係を実施するＣＭＯＳゲーティング・セ
ルのブロック図である。図５に関して使用したものと同
じ表記法が図７にも適用されている。

【００６４】本発明には、例として次のような実施様態
が含まれる。 （１）２つのｎビット・オリジナル・オペランドの２の
補数２進和の最上位有効ビット位置を予測する方法であ
って、上記２つのｎビット・オリジナル・オペランドを
２つの(ｎ＋１)ビット形式に非正規化するステップと、
上記２つの(ｎ＋１)ビット形式の各ｉ番目位置毎に、第
１の値が２つの(ｎ＋１)ビット形式のそれぞれｉ番目の
２つのビットの加算がゼロであることを示し、第２の値
がその加算が１であることを示し、第３の値がその加算
が２であることを示す値を持つ３種類の記号の１つをｉ
番目記号として割り当てることによって、(n＋１)個の
記号シーケンスを生成するステップと、上記(ｎ＋１)個
の記号シーケンスの最左端から開始して、３つの連続す
る記号を１つのトリプルと定義し、隣接する２つのトリ
プルが常に共通の２つの隣接記号を持つように(ｎ＋１)
個のトリプルを形成するステップと、上記トリプルの各
々を検査して、該トリプルに対応する上記非正規化オペ
ランドのビット位置の部分的加算セグメントが２つの最
上位有効ビットを持つことを示す第１の値またはそれ以
外を示す第２の値を持つ暫定ビットを、少なくとも上記
トリプルの数に等しい数の暫定ビットから構成される２
進暫定ワードの対応する暫定ビット位置に作成するステ
ップと、上記２進暫定ワードの検査によって、上記第１
のビット値を持つ最上位有効ビット位置を決定するステ
ップと、上記決定したビット位置を上記２進暫定ワード
の最左端からのビット位置数ＪＪで表現するステップ
と、上記２つの(ｎ＋１)ビット形式値を加算して未調整
和を作成するステップと、上記未調整和上記Ｊに等しい
量だけ正規化するステップと、を含む最上位有効ビット
位置予測方法。 （２）Ｊが１ビット位置小さすぎることを決定するステ
ップと、Ｊが１小さい場合Ｊに対応するシフトとは別に
更に追加シフトを行うステップと、を更に含む上記
（１）に記載の最上位有効ビット位置予測方法。 （３）上記オリジナルのオペランドが指数を持つ浮動小
数点数の仮数であって、試行指数を(Ｊ＋１)桁調整する
ステップを更に含む上記（２）に記載の最上位有効ビッ
ト位置予測方法。 （４）上記２つの(ｎ＋１)ビット形式値の実際の最下位
有効ビットよりも１ビット小さいビット位置に第１の値
の記号が位置していることを示すように、上記トリプル
・シーケンスに最下位トリプルを追加するステップを更
に含む上記（１）に記載の最上位有効ビット位置予測方
法。

【００６５】

【発明の効果】本発明によって、従来技術に比較して単
純化された最上位有効ビット位置予測器が提供され、浮
動小数点加算器の製造がより容易となる。

【図面の簡単な説明】

【図１】改良された最上位有効ビット予測器を備える加
算機のブロック図である。

【図２】ＬＢＡ内の種々の構成要素、すなわちオリジナ
ル・オペランド、シフトされたオペンド、ＰＫＧ記号、
予測ビット値マップおよび未調整演算和のビット位置の
間の対応関係を示す図式である。

【図３】図２に最下位有効ＰＫＧ記号を追加した図式で
ある。

【図４】図１のＬＢＡに関連して使用されるエラー訂正
の１つのタイプを示すブロック図である。

【図５】非ＭＳＢトリプルに関連して使用されるゲーテ
ィング・セルのＣＭＯＳ形態の図式である。

【図６】図２と図３と同様であるが、ＰＫＧ記号のＭＳ
Ｐペアの解読を含む図式である。

【図７】図６の形態に対して使用されるゲーティング・
セルのＣＭＯＳ形態の図式である。

【符号の説明】

１ 浮動小数点２進加算器 ２ (ｎ+1)ビット仮数Ａ ３ (ｎ+1)ビット仮数Ｂ ４ ＰＫＧ生成器 ５ (ｎ＋１)ビットＰＫＧワード ６ 最上位有効ビット位置予測器(ＬＢＡ) ７ 加算器キャリ連鎖回路 ８ (ｎ＋１)P_WORD信号 ９ (ｎ＋１)CARRY_WORD信号 １０ ＸＯＲ加算器 １１ RAW_SUM信号 １２ ＬＢＡエラー検出器 １３ SHIFT_#信号 １４ EXTRA_SHIFT信号 １５ 正規化された仮数 １７ ＰＫＧシーケンス検出器 １８ PPROX_X_MAP信号 １９ 最上位１連鎖回路 ２０ 値Ｊ ２１ 加算器 ２２ 試行指数 ２３ 計算結果としての指数 ２４ SUM_IS_ZERO信号 ２５ マルチプレクサ ２６、４６ 値ゼロ ２７ 調整済み指数 ２８、２９ ｎビットのオリジナル・オペランド ３０、３１ シフトされた(ｎ＋１)ビット・オペラン
ド ３３、４１ (ｎ−１)個のAPPROX_X_MAP ３４ (ｎ＋１)個のRAW_SUM ３５ トリプルから結果を生成する規則 ３６ (ｎ＋１)個の記号 ４２ ＸＯＲゲート ４３、４４ ＡＮＤゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】２つのｎビット・オリジナル・オペランド
   の２の補数２進和の最上位有効ビット位置を予測する方
   法であって、 上記２つのｎビット・オリジナル・オペランドを２つの
   (ｎ＋１)ビット形式に非正規化するステップと、 上記２つの(ｎ＋１)ビット形式の各ｉ番目位置毎に、第
   １の値が２つの(ｎ＋１)ビット形式のそれぞれｉ番目の
   ２つのビットの加算がゼロであることを示し、第２の値
   がその加算が１であることを示し、第３の値がその加算
   が２であることを示す値を持つ３種類の記号の１つをｉ
   番目記号として割り当てることによって、(n＋１)個の
   記号シーケンスを生成するステップと、 上記(ｎ＋１)個の記号シーケンスの最左端から開始し
   て、３つの連続する記号を１つのトリプルと定義し、隣
   接する２つのトリプルが常に共通の２つの隣接記号を持
   つように(ｎ＋１)個のトリプルを形成するステップと、 上記トリプルの各々を検査して、該トリプルに対応する
   上記非正規化オペランドのビット位置の部分的加算セグ
   メントが２つの最上位有効ビットを持つことを示す第１
   の値またはそれ以外を示す第２の値を持つ暫定ビット
   を、少なくとも上記トリプルの数に等しい数の暫定ビッ
   トから構成される２進暫定ワードの対応する暫定ビット
   位置に作成するステップと、 上記２進暫定ワードの検査によって、上記第１のビット
   値を持つ最上位有効ビット位置を決定するステップと、 上記決定したビット位置を上記２進暫定ワードの最左端
   からのビット位置数Ｊで表現するステップと、 上記２つの(ｎ＋１)ビット形式値を加算して未調整和を
   作成するステップと、 上記未調整和を上記Ｊに等しい量だけ正規化するステッ
   プと、 を含む最上位有効ビット位置予測方法。