JPH09101877A - 乗算演算方法及び乗算演算装置 - Google Patents
乗算演算方法及び乗算演算装置Info
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- JPH09101877A JPH09101877A JP7259826A JP25982695A JPH09101877A JP H09101877 A JPH09101877 A JP H09101877A JP 7259826 A JP7259826 A JP 7259826A JP 25982695 A JP25982695 A JP 25982695A JP H09101877 A JPH09101877 A JP H09101877A
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Abstract
(57)【要約】
【課題】 ブースアルゴリズムを用いた乗算演算装置に
おいて消費電力を低減可能な乗算演算方法及び乗算演算
装置を提供する。 【解決手段】 分割乗数についてブースアルゴリズムに
従い演算を行うブースエンコーダ1と、ブースエンコー
ダ出力と被乗数とに基づき部分積を生成する部分積生成
回路2とを備えた乗算演算装置であって、被乗数が0で
あることを検出する零検出回路10と、零検出回路から
出力信号が供給されたとき分割乗数を0に固定してブー
スエンコーダへ送出する第1ゼロ送出回路20とを備え
た。
おいて消費電力を低減可能な乗算演算方法及び乗算演算
装置を提供する。 【解決手段】 分割乗数についてブースアルゴリズムに
従い演算を行うブースエンコーダ1と、ブースエンコー
ダ出力と被乗数とに基づき部分積を生成する部分積生成
回路2とを備えた乗算演算装置であって、被乗数が0で
あることを検出する零検出回路10と、零検出回路から
出力信号が供給されたとき分割乗数を0に固定してブー
スエンコーダへ送出する第1ゼロ送出回路20とを備え
た。
Description
【0001】
【発明の属する技術分野】本発明は、ブースエンコーダ
を備えており、被乗数データと乗数データとを入力し、
被乗数データと乗数データを乗算することにより、積デ
ータを求める乗算演算方法及び乗算演算装置に関する。
を備えており、被乗数データと乗数データとを入力し、
被乗数データと乗数データを乗算することにより、積デ
ータを求める乗算演算方法及び乗算演算装置に関する。
【0002】
【発明が解決しようとする課題】近年、携帯機器の急速
普及に伴い、半導体製品の低消費電力化が望まれてい
る。殊に、その半導体製品の中で高速に動作し電力消費
が激しい乗算器はさらに低消費電力の要求が強い。ま
た、乗算器への強い要求としては、高速処理という面も
ある。乗算器の高速処理のために、しばしば用いられる
手法としてブースアルゴリズムがある。これは、乗算器
に入力される乗数を複数ビットごとに分割し、分割され
たそれぞれの部分と被乗数とから部分積を生成すること
で、図6に示す一般的な計算方法に比べ図7に示すよう
に部分積の段数を減らし、加算を行う回数を減らすこと
によって、高速に乗算を行うためのものである。例え
ば、2次のブースアルゴリズムを用いた2進数での被乗
数xと乗数yとの乗算、x×yを考えると、部分積生成
には、被乗数xと乗数yとの各ビットが用いられるので
はなく、図8に示すように被乗数xの各ビットである被
乗数ビットxm、被乗数ビットXmよりも1ビット下位の
被乗数ビットxm-1と、ブースエンコーダ1の3つの出
力とが用いられる。尚、ブースエンコーダ1とは、上述
のように乗算器に入力された乗数に対してブースアルゴ
リズムに基づき所定ビット数毎に分割された分割乗数を
ブースアルゴリズムに従い符号化するエンコーダであ
る。又、ブースエンコーダ1の3つの出力とは、被乗数
ビットxmと乗算を行うための値であるブースエンコー
ダ出力X、被乗数ビットxmよりも1ビット下位の被乗
数ビットxm-1と乗算を行うための値であるブースエン
コーダ出力2X、及び部分積結果を論理反転させるため
のブースエンコーダ出力COMP(コンプリメント)で
ある。ここで、本例では2次のブースアルゴリズムの場
合を考えているので、上記出力X,出力2X,出力CO
MPの論理は、予め乗数yの最下位ビットから3ビット
づつに分割された乗数yの各ビットを示す乗数ビットy
nと、乗数ビットynよりも1ビット上位の乗数ビットy
n+1と、乗数ビットynよりも1ビット下位の乗数ビット
yn-1とを用いて以下のように表される。
普及に伴い、半導体製品の低消費電力化が望まれてい
る。殊に、その半導体製品の中で高速に動作し電力消費
が激しい乗算器はさらに低消費電力の要求が強い。ま
た、乗算器への強い要求としては、高速処理という面も
ある。乗算器の高速処理のために、しばしば用いられる
手法としてブースアルゴリズムがある。これは、乗算器
に入力される乗数を複数ビットごとに分割し、分割され
たそれぞれの部分と被乗数とから部分積を生成すること
で、図6に示す一般的な計算方法に比べ図7に示すよう
に部分積の段数を減らし、加算を行う回数を減らすこと
によって、高速に乗算を行うためのものである。例え
ば、2次のブースアルゴリズムを用いた2進数での被乗
数xと乗数yとの乗算、x×yを考えると、部分積生成
には、被乗数xと乗数yとの各ビットが用いられるので
はなく、図8に示すように被乗数xの各ビットである被
乗数ビットxm、被乗数ビットXmよりも1ビット下位の
被乗数ビットxm-1と、ブースエンコーダ1の3つの出
力とが用いられる。尚、ブースエンコーダ1とは、上述
のように乗算器に入力された乗数に対してブースアルゴ
リズムに基づき所定ビット数毎に分割された分割乗数を
ブースアルゴリズムに従い符号化するエンコーダであ
る。又、ブースエンコーダ1の3つの出力とは、被乗数
ビットxmと乗算を行うための値であるブースエンコー
ダ出力X、被乗数ビットxmよりも1ビット下位の被乗
数ビットxm-1と乗算を行うための値であるブースエン
コーダ出力2X、及び部分積結果を論理反転させるため
のブースエンコーダ出力COMP(コンプリメント)で
ある。ここで、本例では2次のブースアルゴリズムの場
合を考えているので、上記出力X,出力2X,出力CO
MPの論理は、予め乗数yの最下位ビットから3ビット
づつに分割された乗数yの各ビットを示す乗数ビットy
nと、乗数ビットynよりも1ビット上位の乗数ビットy
n+1と、乗数ビットynよりも1ビット下位の乗数ビット
yn-1とを用いて以下のように表される。
【0003】
【数1】
【0004】又、部分積演算結果であるPmnは、以下の
ような論理になる。
ような論理になる。
【0005】
【数2】
【0006】さらに最終の乗算結果は、例えば図9に示
すような乗算器にて得られる。即ち、最終の乗算結果
は、各段における部分積生成回路(図内ではPPにて示
す。)から出力される部分積結果を半加算器(図内では
HAにて示す。)や全加算器(図内ではFAにて示
す。)を用いて加算処理して得られる。乗算演算装置を
使用する際、被乗数xと乗数yのそれぞれの入力値が直
接バスから供給されたり、それぞれの入力値をレジスタ
化し、汎用レジスタとして使用したりする場合がある。
この場合、被乗数xと乗数yのそれぞれの入力に値がセ
ットされるたびに乗算が開始されるため、乗算結果を必
要としない場合でも、回路動作による電流消費が起こり
低消費電力の要求に答えられなくなる。これを回避する
ためには、乗数又は被乗数のどちらかもしくは両方の入
力値として零をセットし、部分積出力が固定されるよう
にすることが考えられる。図8の乗数y側の入力のよう
に、ブースエンコーダ1の入力となる側の乗算器入力を
零にセットしたときは、上記ブースエンコーダ1の出力
X,2X,COMPはともに「L」(ロー)となる。よ
って、図8に示す部分積生成回路2に供給される被乗数
xの入力値のような、ブースエンコーダ1の入力となら
ない側の乗算器入力の内容が変化しても部分積出力は常
に「L」に固定されるので、乗算器内で流れる電流を低
減できる。しかし、逆にブースエンコーダ1の入力とな
らない側の乗算器入力、即ち上記被乗数xの入力値を零
にセットしたときは、ブースエンコーダ1への入力とな
る側の乗算器入力、即ち乗数yの内容が変化すると、ブ
ースエンコーダ1の出力も変化する。よって部分積出力
も変化してしまい、ひいては、その後段の加算器も動作
するため、従来技術では、乗算器全体として大きな電流
消費になるという問題がある。本発明は、このような問
題点を解決するためになされたもので、ブースアルゴリ
ズムを用いた乗算演算装置の入力の内容が絶えず変化す
る構成であるとき、消費電力を低減可能にする乗算演算
方法及び乗算演算装置を提供することを目的とする。
すような乗算器にて得られる。即ち、最終の乗算結果
は、各段における部分積生成回路(図内ではPPにて示
す。)から出力される部分積結果を半加算器(図内では
HAにて示す。)や全加算器(図内ではFAにて示
す。)を用いて加算処理して得られる。乗算演算装置を
使用する際、被乗数xと乗数yのそれぞれの入力値が直
接バスから供給されたり、それぞれの入力値をレジスタ
化し、汎用レジスタとして使用したりする場合がある。
この場合、被乗数xと乗数yのそれぞれの入力に値がセ
ットされるたびに乗算が開始されるため、乗算結果を必
要としない場合でも、回路動作による電流消費が起こり
低消費電力の要求に答えられなくなる。これを回避する
ためには、乗数又は被乗数のどちらかもしくは両方の入
力値として零をセットし、部分積出力が固定されるよう
にすることが考えられる。図8の乗数y側の入力のよう
に、ブースエンコーダ1の入力となる側の乗算器入力を
零にセットしたときは、上記ブースエンコーダ1の出力
X,2X,COMPはともに「L」(ロー)となる。よ
って、図8に示す部分積生成回路2に供給される被乗数
xの入力値のような、ブースエンコーダ1の入力となら
ない側の乗算器入力の内容が変化しても部分積出力は常
に「L」に固定されるので、乗算器内で流れる電流を低
減できる。しかし、逆にブースエンコーダ1の入力とな
らない側の乗算器入力、即ち上記被乗数xの入力値を零
にセットしたときは、ブースエンコーダ1への入力とな
る側の乗算器入力、即ち乗数yの内容が変化すると、ブ
ースエンコーダ1の出力も変化する。よって部分積出力
も変化してしまい、ひいては、その後段の加算器も動作
するため、従来技術では、乗算器全体として大きな電流
消費になるという問題がある。本発明は、このような問
題点を解決するためになされたもので、ブースアルゴリ
ズムを用いた乗算演算装置の入力の内容が絶えず変化す
る構成であるとき、消費電力を低減可能にする乗算演算
方法及び乗算演算装置を提供することを目的とする。
【0007】
【課題を解決するための手段とその作用】本発明の第1
の態様によれば乗算演算方法は、ブースアルゴリズムを
用いて乗算演算を行う乗算演算方法であって、部分積演
算のために供給される被乗数が0であることを検知した
場合、乗数の一部分であって上記ブースアルゴリズムに
て演算される分割乗数を0に固定することを特徴とす
る。
の態様によれば乗算演算方法は、ブースアルゴリズムを
用いて乗算演算を行う乗算演算方法であって、部分積演
算のために供給される被乗数が0であることを検知した
場合、乗数の一部分であって上記ブースアルゴリズムに
て演算される分割乗数を0に固定することを特徴とす
る。
【0008】又、第2の態様によれば乗算演算方法は、
ブースアルゴリズムを用いて乗算演算を行う乗算演算方
法であって、部分積演算のために供給される被乗数が0
であることを検知した場合、上記ブースアルゴリズムよ
る分割乗数の演算結果のうちの部分積結果反転信号を0
に固定することを特徴とする。
ブースアルゴリズムを用いて乗算演算を行う乗算演算方
法であって、部分積演算のために供給される被乗数が0
であることを検知した場合、上記ブースアルゴリズムよ
る分割乗数の演算結果のうちの部分積結果反転信号を0
に固定することを特徴とする。
【0009】又、第3の態様によれば乗算演算方法は、
ブースアルゴリズムを用いて乗算演算を行う乗算演算方
法であって、乗数の一部分であって上記ブースアルゴリ
ズムにて演算される分割乗数が0であることを検知した
場合、上記乗数との乗算にて部分積を生成するための被
乗数を任意の値に固定することを特徴とする。
ブースアルゴリズムを用いて乗算演算を行う乗算演算方
法であって、乗数の一部分であって上記ブースアルゴリ
ズムにて演算される分割乗数が0であることを検知した
場合、上記乗数との乗算にて部分積を生成するための被
乗数を任意の値に固定することを特徴とする。
【0010】さらに又、本発明の第4の態様によれば乗
算演算装置は、所定ビット数毎に乗数が予め分割された
分割乗数が供給され該分割乗数についてブースアルゴリ
ズムに従い演算を行うブースエンコーダと、該ブースエ
ンコーダが送出するブースエンコーダ出力と被乗数とに
基づき部分積を生成する部分積生成回路と、を備えた乗
算演算装置であって、上記被乗数が0であることを検出
する零検出回路と、上記ブースエンコーダの前段に設け
られ上記零検出回路による0検出に基づき生成された信
号が供給されたとき上記分割乗数を0に固定して上記ブ
ースエンコーダへ送出する第1ゼロ送出回路と、を備え
たことを特徴とする。
算演算装置は、所定ビット数毎に乗数が予め分割された
分割乗数が供給され該分割乗数についてブースアルゴリ
ズムに従い演算を行うブースエンコーダと、該ブースエ
ンコーダが送出するブースエンコーダ出力と被乗数とに
基づき部分積を生成する部分積生成回路と、を備えた乗
算演算装置であって、上記被乗数が0であることを検出
する零検出回路と、上記ブースエンコーダの前段に設け
られ上記零検出回路による0検出に基づき生成された信
号が供給されたとき上記分割乗数を0に固定して上記ブ
ースエンコーダへ送出する第1ゼロ送出回路と、を備え
たことを特徴とする。
【0011】このように構成することで、零検出回路に
て被乗数が0であることが検出され該0検出に基づき生
成された信号が第1ゼロ送出回路へ供給されたとき、第
1ゼロ送出回路は分割乗数を0に固定しブースエンコー
ダへ送出する。ブースエンコーダでは、ブースアルゴリ
ズムに基づき演算が実行されるが分割乗数が0であるこ
とからブースエンコーダが送出するブースエンコーダ出
力は全て0となる。よって部分積生成回路は0と被乗数
の0とを乗算することになるので、部分積出力が変化す
ることはなく乗算演算装置内を流れる電流を低減するこ
とができる。このように零検出回路及び第1ゼロ送出回
路は乗算演算装置内を流れる電流を低減するように作用
する。
て被乗数が0であることが検出され該0検出に基づき生
成された信号が第1ゼロ送出回路へ供給されたとき、第
1ゼロ送出回路は分割乗数を0に固定しブースエンコー
ダへ送出する。ブースエンコーダでは、ブースアルゴリ
ズムに基づき演算が実行されるが分割乗数が0であるこ
とからブースエンコーダが送出するブースエンコーダ出
力は全て0となる。よって部分積生成回路は0と被乗数
の0とを乗算することになるので、部分積出力が変化す
ることはなく乗算演算装置内を流れる電流を低減するこ
とができる。このように零検出回路及び第1ゼロ送出回
路は乗算演算装置内を流れる電流を低減するように作用
する。
【0012】又、第5の態様によれば乗算演算装置は、
所定ビット数毎に乗数が予め分割された分割乗数が供給
され該分割乗数についてブースアルゴリズムに従い演算
を行うブースエンコーダと、該ブースエンコーダが送出
するブースエンコーダ出力と被乗数とに基づき部分積を
生成する部分積生成回路と、を備えた乗算演算装置であ
って、上記ブースエンコーダの前段に設けられ乗算処理
停止信号が供給されたとき上記分割乗数を0に固定して
上記ブースエンコーダへ送出する第3ゼロ送出回路と、
上記部分積生成回路の前段に設けられ上記乗算処理停止
信号が供給されたとき上記被乗数を0に固定して上記部
分積生成回路へ送出する第4ゼロ送出回路と、を備えた
ことを特徴とする。
所定ビット数毎に乗数が予め分割された分割乗数が供給
され該分割乗数についてブースアルゴリズムに従い演算
を行うブースエンコーダと、該ブースエンコーダが送出
するブースエンコーダ出力と被乗数とに基づき部分積を
生成する部分積生成回路と、を備えた乗算演算装置であ
って、上記ブースエンコーダの前段に設けられ乗算処理
停止信号が供給されたとき上記分割乗数を0に固定して
上記ブースエンコーダへ送出する第3ゼロ送出回路と、
上記部分積生成回路の前段に設けられ上記乗算処理停止
信号が供給されたとき上記被乗数を0に固定して上記部
分積生成回路へ送出する第4ゼロ送出回路と、を備えた
ことを特徴とする。
【0013】このように構成することで、第3ゼロ送出
回路は、乗算処理停止信号が供給されたときブースエン
コーダへ送出する分割乗数を0に固定する。又、第4ゼ
ロ送出回路は、乗算処理停止信号が供給されたとき部分
積生成回路へ送出する被乗数を0に固定する。よって部
分積生成回路は0と被乗数の0とを乗算することになる
ので、部分積出力が変化することはなく乗算演算装置内
を流れる電流を低減することができる。このように第3
ゼロ送出回路及び第4ゼロ送出回路は乗算演算装置内を
流れる電流を低減するように作用する。
回路は、乗算処理停止信号が供給されたときブースエン
コーダへ送出する分割乗数を0に固定する。又、第4ゼ
ロ送出回路は、乗算処理停止信号が供給されたとき部分
積生成回路へ送出する被乗数を0に固定する。よって部
分積生成回路は0と被乗数の0とを乗算することになる
ので、部分積出力が変化することはなく乗算演算装置内
を流れる電流を低減することができる。このように第3
ゼロ送出回路及び第4ゼロ送出回路は乗算演算装置内を
流れる電流を低減するように作用する。
【0014】又、第6の態様によれば乗算演算装置は、
所定ビット数毎に乗数が予め分割された分割乗数が供給
され該分割乗数についてブースアルゴリズムに従い演算
を行うブースエンコーダと、該ブースエンコーダが送出
するブースエンコーダ出力と被乗数とに基づき部分積を
生成する部分積生成回路と、を備えた乗算演算装置であ
って、上記部分積生成回路の前段に設けられ上記分割乗
数が0であるとき上記被乗数を任意の値に固定して上記
部分積生成回路へ送出する任意値送出回路を備えたこと
を特徴とする。
所定ビット数毎に乗数が予め分割された分割乗数が供給
され該分割乗数についてブースアルゴリズムに従い演算
を行うブースエンコーダと、該ブースエンコーダが送出
するブースエンコーダ出力と被乗数とに基づき部分積を
生成する部分積生成回路と、を備えた乗算演算装置であ
って、上記部分積生成回路の前段に設けられ上記分割乗
数が0であるとき上記被乗数を任意の値に固定して上記
部分積生成回路へ送出する任意値送出回路を備えたこと
を特徴とする。
【0015】予め分割乗数が0であることが分かってい
る場合であっても、部分積生成回路へ供給される被乗数
が変化することで乗算演算装置ではいくらかの電力が消
費されることになる。しかしながら任意値送出回路は、
部分積生成回路へ供給する被乗数を任意値に固定するこ
とから、部分積出力の変化を少なくし上記電力消費を低
減するように作用する。
る場合であっても、部分積生成回路へ供給される被乗数
が変化することで乗算演算装置ではいくらかの電力が消
費されることになる。しかしながら任意値送出回路は、
部分積生成回路へ供給する被乗数を任意値に固定するこ
とから、部分積出力の変化を少なくし上記電力消費を低
減するように作用する。
【0016】
【発明の実施の形態】本発明の一実施形態である乗算演
算方法及び乗算演算装置について図を参照しながら以下
に説明する。尚、上記乗算演算方法は上記乗算演算装置
にて実行されるものである。図1は、本発明の第1の実
施形態を示し、2次のブースアルゴリズムを用いた乗算
演算装置の構成内の1つの部分積を生成するための部分
積生成部分のブロック図を表したものである。この部分
積生成部分には、ブースアルゴリズムを用いて乗算する
従来の部分積演算回路と同様に、予め乗数yが分割され
た分割乗数が供給されるブースエンコーダ1及び部分積
生成回路2が設けられ、第1実施形態ではさらに零検出
回路10と零検出回路10の出力側に接続される第1ゼ
ロ送出回路20が設けられる。2次のブースアルゴリズ
ムに対応して零検出回路10には、被乗数のうちのビッ
トxm、及び該ビットxmよりも1ビット下位のビットで
あるビットxm-1が供給され、零検出回路10はこれら
のビットxm、xm-1の両方がゼロの場合にHレベルの信
号を第1ゼロ送出回路20へ送出する。第1ゼロ送出回
路20は、零検出回路10の出力信号が供給されるイン
バータ21と、2入力端子を有しインバータ21の出力
信号が上記入力端子の一方に供給されるAND回路22
〜24とから構成される。尚、AND回路22の他方の
入力端子には分割乗数yn-1が供給され、AND回路2
3の他方の入力端子には分割乗数yn-1よりも1ビット
上位の分割乗数ynが供給され、AND回路24の他方
の入力端子には分割乗数ynよりも1ビット上位の分割
乗数yn+1が供給される。
算方法及び乗算演算装置について図を参照しながら以下
に説明する。尚、上記乗算演算方法は上記乗算演算装置
にて実行されるものである。図1は、本発明の第1の実
施形態を示し、2次のブースアルゴリズムを用いた乗算
演算装置の構成内の1つの部分積を生成するための部分
積生成部分のブロック図を表したものである。この部分
積生成部分には、ブースアルゴリズムを用いて乗算する
従来の部分積演算回路と同様に、予め乗数yが分割され
た分割乗数が供給されるブースエンコーダ1及び部分積
生成回路2が設けられ、第1実施形態ではさらに零検出
回路10と零検出回路10の出力側に接続される第1ゼ
ロ送出回路20が設けられる。2次のブースアルゴリズ
ムに対応して零検出回路10には、被乗数のうちのビッ
トxm、及び該ビットxmよりも1ビット下位のビットで
あるビットxm-1が供給され、零検出回路10はこれら
のビットxm、xm-1の両方がゼロの場合にHレベルの信
号を第1ゼロ送出回路20へ送出する。第1ゼロ送出回
路20は、零検出回路10の出力信号が供給されるイン
バータ21と、2入力端子を有しインバータ21の出力
信号が上記入力端子の一方に供給されるAND回路22
〜24とから構成される。尚、AND回路22の他方の
入力端子には分割乗数yn-1が供給され、AND回路2
3の他方の入力端子には分割乗数yn-1よりも1ビット
上位の分割乗数ynが供給され、AND回路24の他方
の入力端子には分割乗数ynよりも1ビット上位の分割
乗数yn+1が供給される。
【0017】このように構成される第1の実施形態にお
ける乗算演算装置の動作を説明する。x,yの乗算にお
いて、上記分割乗数はAND回路22〜24の上記他方
の入力端子へ供給され、被乗数xは部分積生成回路2へ
供給される。ここで、ブースエンコーダ出力を入力とし
ない側の部分積生成回路2の入力である被乗数xが零に
セットされると、零検出回路10はブースエンコーダ出
力を入力としない側の部分積生成回路2の入力が零にセ
ットされたことを検出し、「H」レベルの信号を出力す
る。この「H」出力は、インバータ回路21にて論理反
転されて「L」レベル信号となりAND回路22〜24
に供給される。よって、ブースエンコーダ入力となる側
の入力データである乗数yの値がたとえさまざまに変化
しようとも、AND回路22〜24からブースエンコー
ダ1へ送出されるデータは常に「L」となる。又、ブー
スエンコーダは、数3に示すような論理をしているた
め、ブースエンコーダ1の入力データがすべて「L」で
あるとその出力データも「L」になる。尚、ブースエン
コーダ1における数3に示す論理動作は公知の動作であ
る。
ける乗算演算装置の動作を説明する。x,yの乗算にお
いて、上記分割乗数はAND回路22〜24の上記他方
の入力端子へ供給され、被乗数xは部分積生成回路2へ
供給される。ここで、ブースエンコーダ出力を入力とし
ない側の部分積生成回路2の入力である被乗数xが零に
セットされると、零検出回路10はブースエンコーダ出
力を入力としない側の部分積生成回路2の入力が零にセ
ットされたことを検出し、「H」レベルの信号を出力す
る。この「H」出力は、インバータ回路21にて論理反
転されて「L」レベル信号となりAND回路22〜24
に供給される。よって、ブースエンコーダ入力となる側
の入力データである乗数yの値がたとえさまざまに変化
しようとも、AND回路22〜24からブースエンコー
ダ1へ送出されるデータは常に「L」となる。又、ブー
スエンコーダは、数3に示すような論理をしているた
め、ブースエンコーダ1の入力データがすべて「L」で
あるとその出力データも「L」になる。尚、ブースエン
コーダ1における数3に示す論理動作は公知の動作であ
る。
【0018】
【数3】
【0019】又、部分積生成回路2は数4に示すような
論理動作をするため、部分積生成回路2の入力データが
「L」であると、部分積結果Pmnも「L」に固定され
る。尚、部分積生成回路2における数4に示す論理動作
は公知の動作である。
論理動作をするため、部分積生成回路2の入力データが
「L」であると、部分積結果Pmnも「L」に固定され
る。尚、部分積生成回路2における数4に示す論理動作
は公知の動作である。
【0020】
【数4】
【0021】このように、ブースエンコーダ1の入力と
なる側の分割乗数の内容がさまざまに変化してもブース
エンコーダ1が動作することはなく、さらに部分積結果
Pmnも変化することがなくなるので後段の加算器も動作
することがなく、したがって乗算演算装置内で電流が流
れることはなくなる。この場合、もちろんブースエンコ
ーダ1への入力であるAND回路22ないし24の出力
がすべて「H」でもかまわない。
なる側の分割乗数の内容がさまざまに変化してもブース
エンコーダ1が動作することはなく、さらに部分積結果
Pmnも変化することがなくなるので後段の加算器も動作
することがなく、したがって乗算演算装置内で電流が流
れることはなくなる。この場合、もちろんブースエンコ
ーダ1への入力であるAND回路22ないし24の出力
がすべて「H」でもかまわない。
【0022】図2は、本発明の第2の実施形態を示し、
2次のブースアルゴリズムを用いた乗算演算装置の構成
内の1つの部分積を生成するための部分積生成部分のブ
ロック図を表したものである。この第2実施形態では、
上述した第1実施形態における第1ゼロ送出回路20に
代えて第2ゼロ送出回路30を設けたものである。第2
ゼロ送出回路30は、零検出回路10の出力信号が供給
されるインバータ31と、2入力端子を有しインバータ
31の出力信号が上記入力端子の一方に供給されるAN
D回路32とから構成される。尚、AND回路32の他
方の入力端子にはブースエンコーダ1の出力信号のうち
の一つである出力COMPが入力される。
2次のブースアルゴリズムを用いた乗算演算装置の構成
内の1つの部分積を生成するための部分積生成部分のブ
ロック図を表したものである。この第2実施形態では、
上述した第1実施形態における第1ゼロ送出回路20に
代えて第2ゼロ送出回路30を設けたものである。第2
ゼロ送出回路30は、零検出回路10の出力信号が供給
されるインバータ31と、2入力端子を有しインバータ
31の出力信号が上記入力端子の一方に供給されるAN
D回路32とから構成される。尚、AND回路32の他
方の入力端子にはブースエンコーダ1の出力信号のうち
の一つである出力COMPが入力される。
【0023】このように構成される第2の実施形態にお
ける乗算演算装置の動作を説明する。 図2に示すよう
にブースエンコーダ1の出力を入力としない側の部分積
生成回路2の入力である被乗数のビットxm、xm-1の両
方が零にセットされると、第1実施形態の場合と同様
に、零検出回路は「H」レベルを出力する。この「H」
レベルの信号はインバータ31にて論理反転されAND
回路32の一方の入力端子へ供給される。ブースエンコ
ーダ1の入力となる側の入力データである分割乗数y
n-1、yn、yn+1がさまざまな値に変化することでブー
スエンコーダ1の出力X,2X,COMPは変化する
が、AND回路32の出力信号は部分積生成回路2の入
力段では「L」に固定される。又、被乗数xのビットx
m,xm-1も「L」であり、さらに、出力COMPを
「L」に固定しているために、部分積結果PPmnも
「L」に固定される。このように第2実施形態の乗算演
算装置においても、ブースエンコーダ1の入力となる側
への入力データである分割乗数の内容がさまざまに変化
しても、乗算演算装置内で電流が流れることはなくな
る。この場合、もちろんCOMP出力は部分積生成回路
2の入力段で「H」に固定されていても構わない。
ける乗算演算装置の動作を説明する。 図2に示すよう
にブースエンコーダ1の出力を入力としない側の部分積
生成回路2の入力である被乗数のビットxm、xm-1の両
方が零にセットされると、第1実施形態の場合と同様
に、零検出回路は「H」レベルを出力する。この「H」
レベルの信号はインバータ31にて論理反転されAND
回路32の一方の入力端子へ供給される。ブースエンコ
ーダ1の入力となる側の入力データである分割乗数y
n-1、yn、yn+1がさまざまな値に変化することでブー
スエンコーダ1の出力X,2X,COMPは変化する
が、AND回路32の出力信号は部分積生成回路2の入
力段では「L」に固定される。又、被乗数xのビットx
m,xm-1も「L」であり、さらに、出力COMPを
「L」に固定しているために、部分積結果PPmnも
「L」に固定される。このように第2実施形態の乗算演
算装置においても、ブースエンコーダ1の入力となる側
への入力データである分割乗数の内容がさまざまに変化
しても、乗算演算装置内で電流が流れることはなくな
る。この場合、もちろんCOMP出力は部分積生成回路
2の入力段で「H」に固定されていても構わない。
【0024】図3は、本発明の第3の実施形態を示し、
2次のブースアルゴリズムを用いた乗算演算装置の構成
内の1つの部分積を生成するための部分積生成部分のブ
ロック図を表したものである。この第3実施形態では、
当該乗算演算装置の外部から乗算処理停止信号STBY
Bが供給される場合であり、ブースエンコーダ1及び部
分積生成回路2に加え、さらに第3ゼロ送出回路40及
び第4ゼロ送出回路50を設けた。尚、上記乗算処理停
止信号STBYBとは、乗算処理停止信号STBYを論
理反転させた信号をいう。第3ゼロ送出回路40は、2
入力端子を有し上記乗算処理停止信号STBYBが上記
入力端子の一方に供給されるAND回路41〜43とか
ら構成される。尚、AND回路41の他方の入力端子に
は分割乗数yn-1が供給され、AND回路42の他方の
入力端子には分割乗数yn-1よりも1ビット上位の分割
乗数ynが供給され、AND回路43の他方の入力端子
には分割乗数ynよりも1ビット上位の分割乗数yn+1が
供給される。第4ゼロ送出回路50は、2入力端子を有
し上記乗算処理停止信号STBYBが上記入力端子の一
方に供給されるAND回路51,52とから構成され
る。尚、AND回路51の他方の入力端子には被乗数x
mが供給され、AND回路52の他方の入力端子には被
乗数xmよりも1ビット下位の被乗数xm-1が供給され
る。
2次のブースアルゴリズムを用いた乗算演算装置の構成
内の1つの部分積を生成するための部分積生成部分のブ
ロック図を表したものである。この第3実施形態では、
当該乗算演算装置の外部から乗算処理停止信号STBY
Bが供給される場合であり、ブースエンコーダ1及び部
分積生成回路2に加え、さらに第3ゼロ送出回路40及
び第4ゼロ送出回路50を設けた。尚、上記乗算処理停
止信号STBYBとは、乗算処理停止信号STBYを論
理反転させた信号をいう。第3ゼロ送出回路40は、2
入力端子を有し上記乗算処理停止信号STBYBが上記
入力端子の一方に供給されるAND回路41〜43とか
ら構成される。尚、AND回路41の他方の入力端子に
は分割乗数yn-1が供給され、AND回路42の他方の
入力端子には分割乗数yn-1よりも1ビット上位の分割
乗数ynが供給され、AND回路43の他方の入力端子
には分割乗数ynよりも1ビット上位の分割乗数yn+1が
供給される。第4ゼロ送出回路50は、2入力端子を有
し上記乗算処理停止信号STBYBが上記入力端子の一
方に供給されるAND回路51,52とから構成され
る。尚、AND回路51の他方の入力端子には被乗数x
mが供給され、AND回路52の他方の入力端子には被
乗数xmよりも1ビット下位の被乗数xm-1が供給され
る。
【0025】このように構成される第3の実施形態にお
ける乗算演算装置の動作を説明する。乗算処理停止信号
STBYBを「L」レベルにすることによって、ブース
エンコーダ1の入力側のデータである分割乗数が変化し
ても、AND回路41〜43からブースエンコーダ1に
は常に「L」レベルの信号が送出される。又、ブースエ
ンコーダ1の出力を入力としない側に供給されるデータ
である、部分積生成回路2の入力である被乗数xの値が
零以外のあらゆる場合においても、AND回路51,5
2によって部分積生成回路2には常に「L」レベルの信
号が供給される。よって、部分積生成回路2の結果は常
に「L」に固定でき、乗算演算装置内で電流が流れるこ
とはなくなり消費電力を低減することができる。
ける乗算演算装置の動作を説明する。乗算処理停止信号
STBYBを「L」レベルにすることによって、ブース
エンコーダ1の入力側のデータである分割乗数が変化し
ても、AND回路41〜43からブースエンコーダ1に
は常に「L」レベルの信号が送出される。又、ブースエ
ンコーダ1の出力を入力としない側に供給されるデータ
である、部分積生成回路2の入力である被乗数xの値が
零以外のあらゆる場合においても、AND回路51,5
2によって部分積生成回路2には常に「L」レベルの信
号が供給される。よって、部分積生成回路2の結果は常
に「L」に固定でき、乗算演算装置内で電流が流れるこ
とはなくなり消費電力を低減することができる。
【0026】図4は、本発明の第4の実施形態を示し、
2次のブースアルゴリズムを用いた乗算演算装置の構成
内の1つの部分積を生成するための部分積生成部分のブ
ロック図を表したものである。この第4実施形態におい
ても第3実施形態と同様に、当該乗算演算装置の外部か
ら乗算処理停止信号STBYBが供給される場合であ
り、第4実施形態における乗算演算装置は、第3実施形
態における第3ゼロ送出回路40に代えて、第5ゼロ送
出回路として2入力端子を有するAND回路60を設け
たものである。このようなAND回路60の一方の入力
端子には、上記乗算処理停止信号STBYBが供給さ
れ、AND回路60の他方の入力端子にはブースエンコ
ーダ1の出力信号のうちの一つである出力COMPが入
力される。
2次のブースアルゴリズムを用いた乗算演算装置の構成
内の1つの部分積を生成するための部分積生成部分のブ
ロック図を表したものである。この第4実施形態におい
ても第3実施形態と同様に、当該乗算演算装置の外部か
ら乗算処理停止信号STBYBが供給される場合であ
り、第4実施形態における乗算演算装置は、第3実施形
態における第3ゼロ送出回路40に代えて、第5ゼロ送
出回路として2入力端子を有するAND回路60を設け
たものである。このようなAND回路60の一方の入力
端子には、上記乗算処理停止信号STBYBが供給さ
れ、AND回路60の他方の入力端子にはブースエンコ
ーダ1の出力信号のうちの一つである出力COMPが入
力される。
【0027】このように構成される第4の実施形態にお
ける乗算演算装置の動作を説明する。 第3実施形態に
おいて動作説明したように、第4ゼロ送出回路50によ
り部分積生成回路2には常に「L」レベルの信号が供給
される。又、ブースエンコーダ1の入力となる側の入力
データである分割乗数yn-1、yn、yn+1がさまざまな
値に変化することでブースエンコーダ1の出力X,2
X,COMPは変化するが、AND回路60の出力信号
は部分積生成回路2の入力段では「L」に固定される。
よって部分積結果PPmnも「L」に固定されるので、乗
算演算装置の消費電力を少なくすることができる。
ける乗算演算装置の動作を説明する。 第3実施形態に
おいて動作説明したように、第4ゼロ送出回路50によ
り部分積生成回路2には常に「L」レベルの信号が供給
される。又、ブースエンコーダ1の入力となる側の入力
データである分割乗数yn-1、yn、yn+1がさまざまな
値に変化することでブースエンコーダ1の出力X,2
X,COMPは変化するが、AND回路60の出力信号
は部分積生成回路2の入力段では「L」に固定される。
よって部分積結果PPmnも「L」に固定されるので、乗
算演算装置の消費電力を少なくすることができる。
【0028】図5は、本発明の第5の実施形態を示し、
2次のブースアルゴリズムを用いた乗算演算装置の構成
内の1つの部分積を生成するための部分積生成部分のブ
ロック図を表したものである。ブースエンコーダ1への
入力データが零であるとき、ブースエンコーダ出力を入
力としない側の部分積生成回路2の入力データがどのよ
うな値をとっても出力期待値は零である。つまり、ブー
スエンコーダ1への入力データが零であることが予め確
認されている場合には、ブースエンコーダ出力を入力と
しない側の部分積生成回路2の入力、即ち被乗数xの値
が変化しても部分積生成回路2の出力は零になるように
固定されている。しかしこの場合にあっても上記被乗数
xの値は部分積生成回路2へ入力されているため、上記
被乗数xの値が変化することによって乗算演算装置にて
いくらか消費電力が消費されることになる。この第5実
施形態における乗算演算装置はこの点を改良したもので
ある。即ち、この第5実施形態では、ブースエンコーダ
1及び部分積生成回路2に加え、さらに部分積生成回路
2の入力段に任意値送出回路70を設けた。任意値送出
回路70には被乗数xm、及び被乗数xmよりも1ビット
下位の被乗数xm-1が供給され、任意値送出回路70は
これらの値が変化しても任意の一定の値に固定された2
つの任意値を部分積生成回路2へ送出する。このように
構成される第5の実施形態における乗算演算装置の動作
を説明する。 ブースエンコーダ1側の入力が零である
ことが分かっている場合、任意値送出回路70から固定
された2つの任意値を部分積生成回路2へ送出する。よ
って、部分積生成回路2へ供給される被乗数は変化しな
いので、乗算演算装置における消費電力を極力少なくす
ることができる。
2次のブースアルゴリズムを用いた乗算演算装置の構成
内の1つの部分積を生成するための部分積生成部分のブ
ロック図を表したものである。ブースエンコーダ1への
入力データが零であるとき、ブースエンコーダ出力を入
力としない側の部分積生成回路2の入力データがどのよ
うな値をとっても出力期待値は零である。つまり、ブー
スエンコーダ1への入力データが零であることが予め確
認されている場合には、ブースエンコーダ出力を入力と
しない側の部分積生成回路2の入力、即ち被乗数xの値
が変化しても部分積生成回路2の出力は零になるように
固定されている。しかしこの場合にあっても上記被乗数
xの値は部分積生成回路2へ入力されているため、上記
被乗数xの値が変化することによって乗算演算装置にて
いくらか消費電力が消費されることになる。この第5実
施形態における乗算演算装置はこの点を改良したもので
ある。即ち、この第5実施形態では、ブースエンコーダ
1及び部分積生成回路2に加え、さらに部分積生成回路
2の入力段に任意値送出回路70を設けた。任意値送出
回路70には被乗数xm、及び被乗数xmよりも1ビット
下位の被乗数xm-1が供給され、任意値送出回路70は
これらの値が変化しても任意の一定の値に固定された2
つの任意値を部分積生成回路2へ送出する。このように
構成される第5の実施形態における乗算演算装置の動作
を説明する。 ブースエンコーダ1側の入力が零である
ことが分かっている場合、任意値送出回路70から固定
された2つの任意値を部分積生成回路2へ送出する。よ
って、部分積生成回路2へ供給される被乗数は変化しな
いので、乗算演算装置における消費電力を極力少なくす
ることができる。
【0029】上述した各実施形態では、2次のブースア
ルゴリズムを用いた場合について説明したが、もちろん
これに限るものではなく、ブースエンコーダにおける論
理動作を変更することで各次数に対応した乗算演算方法
及び乗算演算装置を提供することができる。
ルゴリズムを用いた場合について説明したが、もちろん
これに限るものではなく、ブースエンコーダにおける論
理動作を変更することで各次数に対応した乗算演算方法
及び乗算演算装置を提供することができる。
【0030】
【発明の効果】以上詳述したように本発明の第1の態様
の乗算演算方法によれば、被乗数が零であることを検知
した場合、乗数の一部分であってブースアルゴリズムに
て乗算演算される分割乗数を0に固定することから、乗
数がさまざまに変化してもブースアルゴリズムによる演
算及び部分積の生成における動作は固定される。よって
この乗算演算方法を用いて実現される乗算演算装置の消
費電流を低減することができる。
の乗算演算方法によれば、被乗数が零であることを検知
した場合、乗数の一部分であってブースアルゴリズムに
て乗算演算される分割乗数を0に固定することから、乗
数がさまざまに変化してもブースアルゴリズムによる演
算及び部分積の生成における動作は固定される。よって
この乗算演算方法を用いて実現される乗算演算装置の消
費電流を低減することができる。
【0031】又、本発明の第2の態様の乗算演算方法に
よれば、被乗数が零であることを検知した場合、ブース
アルゴリズムによる分割乗数の演算結果のうち、部分積
生成のための部分積結果反転信号を0に固定するので、
乗数がさまざまに変化しても部分積の生成における動作
は固定される。よってこの乗算演算方法を用いて実現さ
れる乗算演算装置の消費電流を低減することができる。
よれば、被乗数が零であることを検知した場合、ブース
アルゴリズムによる分割乗数の演算結果のうち、部分積
生成のための部分積結果反転信号を0に固定するので、
乗数がさまざまに変化しても部分積の生成における動作
は固定される。よってこの乗算演算方法を用いて実現さ
れる乗算演算装置の消費電流を低減することができる。
【0032】又、本発明の第3の態様の乗算演算方法に
よれば、乗数の一部分であってブースアルゴリズムにて
乗算演算される分割乗数がゼロであることを検知した場
合、被乗数を任意の値に固定することより、被乗数がさ
まざまに変化しても部分積の生成のために供給される被
乗数値は固定されるので、部分積の生成における動作は
固定される。よってこの乗算演算方法を用いて実現され
る乗算演算装置の消費電流を低減することができる。
よれば、乗数の一部分であってブースアルゴリズムにて
乗算演算される分割乗数がゼロであることを検知した場
合、被乗数を任意の値に固定することより、被乗数がさ
まざまに変化しても部分積の生成のために供給される被
乗数値は固定されるので、部分積の生成における動作は
固定される。よってこの乗算演算方法を用いて実現され
る乗算演算装置の消費電流を低減することができる。
【0033】又、本発明の第4の態様の乗算演算装置に
よれば、被乗数が零であることを検知する零検出回路
と、該零検出回路にて被乗数が零であることを検知した
とき、乗数の一部分であってブースアルゴリズムにて乗
算演算される分割乗数を0に固定する第1ゼロ送出回路
とを備えたことより、被乗数xと乗数yのそれぞれの入
力値が直接バスから供給されたり、それぞれの入力値を
レジスタ化し汎用レジスタとして使用されたりといっ
た、乗算演算装置の周辺がどのような構成でも零検出回
路の入力となる被乗数データは必ず乗算演算装置の入力
となるので、零検出回路の入力として使用できるため、
ブースエンコーダの入力を固定するための制御信号とな
る零データ検出が行える。又、乗数がさまざまに変化し
てもブースアルゴリズムによる演算及び部分積の生成に
おける動作は固定される。よってこの乗算演算装置の消
費電流を低減することができる。
よれば、被乗数が零であることを検知する零検出回路
と、該零検出回路にて被乗数が零であることを検知した
とき、乗数の一部分であってブースアルゴリズムにて乗
算演算される分割乗数を0に固定する第1ゼロ送出回路
とを備えたことより、被乗数xと乗数yのそれぞれの入
力値が直接バスから供給されたり、それぞれの入力値を
レジスタ化し汎用レジスタとして使用されたりといっ
た、乗算演算装置の周辺がどのような構成でも零検出回
路の入力となる被乗数データは必ず乗算演算装置の入力
となるので、零検出回路の入力として使用できるため、
ブースエンコーダの入力を固定するための制御信号とな
る零データ検出が行える。又、乗数がさまざまに変化し
てもブースアルゴリズムによる演算及び部分積の生成に
おける動作は固定される。よってこの乗算演算装置の消
費電流を低減することができる。
【0034】又、本発明の第5の態様の乗算演算装置に
よれば、乗算処理停止信号が供給されたとき分割乗数を
0に固定してこれをブースエンコーダへ送出する第3ゼ
ロ送出回路と、被乗数を0に固定してこれを部分積生成
回路へ送出する第4ゼロ送出回路とを備えたことより、
被乗数及び分割乗数がどのような値に変化したとして
も、ブースアルゴリズムによる演算及び部分積の生成に
おける動作は固定される。よってこの乗算演算装置にお
ける消費電流を低減することができる。
よれば、乗算処理停止信号が供給されたとき分割乗数を
0に固定してこれをブースエンコーダへ送出する第3ゼ
ロ送出回路と、被乗数を0に固定してこれを部分積生成
回路へ送出する第4ゼロ送出回路とを備えたことより、
被乗数及び分割乗数がどのような値に変化したとして
も、ブースアルゴリズムによる演算及び部分積の生成に
おける動作は固定される。よってこの乗算演算装置にお
ける消費電流を低減することができる。
【0035】又、本発明の第6の態様の乗算演算装置に
よれば、分割乗数が0であるとき、被乗数を任意値に固
定してこれを部分積生成回路へ送出する任意値送出回路
を備えたことより、被乗数がさまざまに変化しても部分
積の生成のために供給される被乗数値は固定されるの
で、部分積生成回路における動作は固定される。よって
この乗算演算装置の消費電流を低減することができる。
よれば、分割乗数が0であるとき、被乗数を任意値に固
定してこれを部分積生成回路へ送出する任意値送出回路
を備えたことより、被乗数がさまざまに変化しても部分
積の生成のために供給される被乗数値は固定されるの
で、部分積生成回路における動作は固定される。よって
この乗算演算装置の消費電流を低減することができる。
【図1】 本発明の第1の実施形態を示す乗算演算装置
であって2次のブースアルゴリズムを用いた乗算演算装
置の構成内の1つの部分積を生成する部分積生成部分を
示すブロック図である。
であって2次のブースアルゴリズムを用いた乗算演算装
置の構成内の1つの部分積を生成する部分積生成部分を
示すブロック図である。
【図2】 本発明の第2の実施形態を示す乗算演算装置
であって2次のブースアルゴリズムを用いた乗算演算装
置の構成内の1つの部分積を生成する部分積生成部分を
示すブロック図である。
であって2次のブースアルゴリズムを用いた乗算演算装
置の構成内の1つの部分積を生成する部分積生成部分を
示すブロック図である。
【図3】 本発明の第3の実施形態を示す乗算演算装置
であって2次のブースアルゴリズムを用いた乗算演算装
置の構成内の1つの部分積を生成する部分積生成部分を
示すブロック図である。
であって2次のブースアルゴリズムを用いた乗算演算装
置の構成内の1つの部分積を生成する部分積生成部分を
示すブロック図である。
【図4】 本発明の第4の実施形態を示す乗算演算装置
であって2次のブースアルゴリズムを用いた乗算演算装
置の構成内の1つの部分積を生成する部分積生成部分を
示すブロック図である。
であって2次のブースアルゴリズムを用いた乗算演算装
置の構成内の1つの部分積を生成する部分積生成部分を
示すブロック図である。
【図5】 本発明の第5の実施形態を示す乗算演算装置
であって2次のブースアルゴリズムを用いた乗算演算装
置の構成内の1つの部分積を生成する部分積生成部分を
示すブロック図である。
であって2次のブースアルゴリズムを用いた乗算演算装
置の構成内の1つの部分積を生成する部分積生成部分を
示すブロック図である。
【図6】 従来の乗算演算方法を説明するための図であ
る。
る。
【図7】 ブースアルゴリズムを用いた乗算演算方法を
説明するための図である。
説明するための図である。
【図8】 ブースエンコーダ及び部分積生成回路を用い
た部分積演算回路の構成を示すブロック図である。
た部分積演算回路の構成を示すブロック図である。
【図9】 乗算演算装置の構成を示すブロック図であ
る。
る。
1…ブースエンコーダ、2…部分積生成回路、10…零
検出回路、20…第1ゼロ送出回路、30…第2ゼロ送
出回路、40…第3ゼロ送出回路、50…第4ゼロ送出
回路、60…AND回路、70…任意値送出回路。
検出回路、20…第1ゼロ送出回路、30…第2ゼロ送
出回路、40…第3ゼロ送出回路、50…第4ゼロ送出
回路、60…AND回路、70…任意値送出回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福島 正展 東京都大田区中馬込1丁目3番6号 株式 会社リコー内
Claims (8)
- 【請求項1】 ブースアルゴリズムを用いて乗算演算を
行う乗算演算方法であって、部分積演算のために供給さ
れる被乗数が0であることを検知した場合、乗数の一部
分であって上記ブースアルゴリズムにて演算される分割
乗数を0に固定することを特徴とする乗算演算方法。 - 【請求項2】 ブースアルゴリズムを用いて乗算演算を
行う乗算演算方法であって、部分積演算のために供給さ
れる被乗数が0であることを検知した場合、上記ブース
アルゴリズムよる分割乗数の演算結果のうちの部分積結
果反転信号を0に固定することを特徴とする乗算演算方
法。 - 【請求項3】 ブースアルゴリズムを用いて乗算演算を
行う乗算演算方法であって、乗数の一部分であって上記
ブースアルゴリズムにて演算される分割乗数が0である
ことを検知した場合、上記乗数との乗算にて部分積を生
成するための被乗数を任意の値に固定することを特徴と
する乗算演算方法。 - 【請求項4】 所定ビット数毎に乗数が予め分割された
分割乗数が供給され該分割乗数についてブースアルゴリ
ズムに従い演算を行うブースエンコーダと、該ブースエ
ンコーダが送出するブースエンコーダ出力と被乗数とに
基づき部分積を生成する部分積生成回路と、を備えた乗
算演算装置であって、 上記被乗数が0であることを検出する零検出回路と、 上記ブースエンコーダの前段に設けられ上記零検出回路
による0検出に基づき生成された信号が供給されたとき
上記分割乗数を0に固定して上記ブースエンコーダへ送
出する第1ゼロ送出回路と、を備えたことを特徴とする
乗算演算装置。 - 【請求項5】 上記第1ゼロ送出回路に代えて、 上記ブースエンコーダの後段で上記部分積生成回路の前
段に設けられ上記ブースエンコーダ出力のうちの部分積
結果反転信号を0に固定して上記部分積生成回路へ送出
する第2ゼロ送出回路を備えた、請求項4記載の乗算演
算装置。 - 【請求項6】 所定ビット数毎に乗数が予め分割された
分割乗数が供給され該分割乗数についてブースアルゴリ
ズムに従い演算を行うブースエンコーダと、該ブースエ
ンコーダが送出するブースエンコーダ出力と被乗数とに
基づき部分積を生成する部分積生成回路と、を備えた乗
算演算装置であって、 上記ブースエンコーダの前段に設けられ乗算処理停止信
号が供給されたとき上記分割乗数を0に固定して上記ブ
ースエンコーダへ送出する第3ゼロ送出回路と、 上記部分積生成回路の前段に設けられ上記乗算処理停止
信号が供給されたとき上記被乗数を0に固定して上記部
分積生成回路へ送出する第4ゼロ送出回路と、を備えた
ことを特徴とする乗算演算装置。 - 【請求項7】 上記第3ゼロ送出回路に代えて、 上記ブースエンコーダの後段で上記部分積生成回路の前
段に設けられ乗算処理停止信号が供給されたとき上記ブ
ースエンコーダ出力のうちの部分積結果反転信号を0に
固定して上記部分積生成回路へ送出する第5ゼロ送出回
路を備えた、請求項6記載の乗算演算装置。 - 【請求項8】 所定ビット数毎に乗数が予め分割された
分割乗数が供給され該分割乗数についてブースアルゴリ
ズムに従い演算を行うブースエンコーダと、該ブースエ
ンコーダが送出するブースエンコーダ出力と被乗数とに
基づき部分積を生成する部分積生成回路と、を備えた乗
算演算装置であって、 上記部分積生成回路の前段に設けられ上記分割乗数が0
であるとき上記被乗数を任意の値に固定して上記部分積
生成回路へ送出する任意値送出回路を備えたことを特徴
とする乗算演算装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7259826A JPH09101877A (ja) | 1995-10-06 | 1995-10-06 | 乗算演算方法及び乗算演算装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP7259826A JPH09101877A (ja) | 1995-10-06 | 1995-10-06 | 乗算演算方法及び乗算演算装置 |
Publications (1)
Publication Number | Publication Date |
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JPH09101877A true JPH09101877A (ja) | 1997-04-15 |
Family
ID=17339536
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7259826A Pending JPH09101877A (ja) | 1995-10-06 | 1995-10-06 | 乗算演算方法及び乗算演算装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09101877A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0938043A2 (en) * | 1998-02-19 | 1999-08-25 | Lucent Technologies Inc. | Low power multiplier for CPU and DSP |
WO2007094223A1 (ja) | 2006-02-15 | 2007-08-23 | Matsushita Electric Industrial Co., Ltd. | 乗算器、デジタルフィルタ、信号処理装置、合成装置、合成プログラム、および合成プログラム記録媒体 |
JP2007324980A (ja) * | 2006-06-01 | 2007-12-13 | Nec Electronics Corp | フィルタ処理装置、乗算器及び動き補償処理装置 |
JP2008131336A (ja) * | 2006-11-21 | 2008-06-05 | Nec Electronics Corp | フィルタ演算器及び動き補償装置 |
-
1995
- 1995-10-06 JP JP7259826A patent/JPH09101877A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
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EP0938043A3 (en) * | 1998-02-19 | 1999-09-29 | Lucent Technologies Inc. | Low power multiplier for CPU and DSP |
US6065032A (en) * | 1998-02-19 | 2000-05-16 | Lucent Technologies Inc. | Low power multiplier for CPU and DSP |
US6275842B1 (en) | 1998-02-19 | 2001-08-14 | Agere Systems Guardian Corp. | Low power multiplier for CPU and DSP |
CN100347666C (zh) * | 1998-02-19 | 2007-11-07 | 朗迅科技公司 | 用于中央处理器和数字信号处理器的低功率乘法器 |
WO2007094223A1 (ja) | 2006-02-15 | 2007-08-23 | Matsushita Electric Industrial Co., Ltd. | 乗算器、デジタルフィルタ、信号処理装置、合成装置、合成プログラム、および合成プログラム記録媒体 |
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