JPH10149277A - 乗算装置 - Google Patents

Abstract

(57)【要約】 【課題】 特異計算の場合において、簡単な構成で乗算
結果の補正を行い、精度の高い乗算結果が得られるよう
にする。 【解決手段】 ２次のブースの方法により乗算を行う乗
算器６を備えた乗算装置において、特異計算の場合に、
特異計算検出器７から出力される検出信号ＤＥＴＢ（＝
０）を用い、以下のようにして乗算結果を補正する。検
出信号ＤＥＴＢにより被乗数Ｘの最下位ビットｘ₀を
「１」に修正して乗算器６に入力するとともに、乗算器
６内の１段目のブースデコーダ１から出力される操作信
号を検出信号ＤＥＴＢによりＣX＝１、Ｃcomp＝１に修
正する（特異計算の場合、Ｃ2Xは「０」となる）。これ
により、１段目の部分積生成部３では被乗数Ｘ（最下位
ビットｘ₀は「１」）の補数が部分積として生成され、
部分積加算部４ではこれを用いて積Ｐ（乗算結果）が算
出される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ブースの方法(Boo
th's method)により乗算を行う乗算装置に関するもので
あり、更に詳しくは、その乗算装置の通常の処理によっ
ては正しい乗算結果が得られない乗数と被乗数との組合
せである特異計算の場合に乗算結果を補正するための手
段に関する。

【０００２】

【従来の技術】乗算をより高速に実行するために、ＬＳ
Ｉ（大規模集積回路）などのハードウェアで乗算を実現
する方法が従来から検討されている。この場合、いかに
小さい回路で即ち半導体基板上のいかに小さい面積で、
いかに高速に乗算を行うことができるかが重要となる。

【０００３】このようなハードウェアによる乗算の実現
に際し、乗算手法としてブースの方法（Booth's metho
d）がよく利用されている。そして、ブースの方法を前
提として、高速で低コストの乗算器を実現するための提
案（特公昭５７−２８１２９号）や、乗算器における消
費電力を低減するための提案がなされている（特願平７
−２５９８２６号）。

【０００４】一般に、被乗数Ｘと乗数Ｙとの積を得るに
は、図９に示すように、まず乗数Ｙの桁毎（ビット毎）
に被乗数Ｘとの部分積を求め、次にそれぞれの部分積を
加算（累積加算）すればよい。このような乗算の過程に
おいて、部分積の加算で多くの時間を要する。したがっ
て、部分積の項数を減らすことができれば、乗算の高速
化が可能となる。そこで２次のブースの方法では、図１
０に示すように部分積の数を約半数に減らすことによ
り、乗算の高速化を図っている。なお、２次のブースの
方法では、２の補数表示による乗算、すなわち正や負の
数が混在した乗算が補正なしに実行できる。以下、この
２次のブースの方法を具体的に説明する。

【０００５】いま、乗数Ｙが２の補数表示になっている
とすると、乗数Ｙを次のように表すことができる。 Ｙ＝−ｙ_n・２ⁿ＋Σ(i=0,n-1)ｙ_i・２ⁱ ＝−ｙ_n・２ⁿ＋ｙ_n-1・２^n-1＋ｙ_n-2・２^n-2＋・・・＋ｙ₀・２⁰ …(1) ここで、ｙ_nは符号ビットであり、ｙ_n-1〜ｙ₀は数値部
である。なお上記において、"Σ"は総和の記号であっ
て、"Σ(i=n1,n2)"は次に続く項についてｉ＝ｎ1からｉ
＝ｎ2まで総和をとることを意味するものとする（以下
においても同様）。上記式(1)より、被乗数Ｘと乗数Ｙ
との積Ｐを次のように表すことができる。 Ｐ＝Ｘ・Ｙ ＝−ｙ_n・２ⁿ・Ｘ＋ｙ_n-1・２^n-1・Ｘ＋ｙ_n-2・２^n-2・Ｘ＋・・・＋ｙ₀・２⁰・Ｘ ＝ （ｙ_-1＋ｙ₀−２ｙ₁）２⁰・Ｘ＋（ｙ₁＋ｙ₂−２ｙ₃）２²・Ｘ＋・・・ ＋（ｙ_n-2＋ｙ_n-1−２ｙ_n）２^n-1・Ｘ ＝Σ(j=0,(n-1)/2)（ｙ_2j-1＋ｙ_2j−２ｙ_2j+1）２^2j・Ｘ …(2) ここで、ｙ_-1＝０であり、ｎは奇数である。

【０００６】上記式(2)における （ｙ_2j-1＋ｙ_2j−２ｙ_2j+1）２^2j・Ｘ …(3) が２次のブースの方法における部分積であり、部分積の
個数は（ｎ＋１）／２である。したがって、乗数のビッ
ト毎に被乗数との部分積を求める一般的な方法に比べ、
項数が半減している。

【０００７】上記式(3)で示される部分積における係数 （ｙ_2j-1＋ｙ_2j−２ｙ_2j+1） …(4) は、乗数Ｙにおける連続する３ビットｙ_2j-1，ｙ_2j，ｙ
_2j+1の値によって決定され、０，±１，±２のいずれか
となる。このため、２次のブースの方法における部分積
は、０，±Ｘ・２^2j，±２Ｘ・２^2jのいずれかとなる。し
たがって、被乗数Ｘに対して、０にする、そのままにす
る、２倍にする、２の補数を求める（正負を反転させ
る）、という各操作を行う回路を部分積生成回路として
用意することにより、部分積を得ることができる。この
とき、これらの操作のうちいずれの操作を被乗数Ｘに対
して行うかを示す操作信号が必要となるが、これには、
連続する３ビットｙ_2j-1，ｙ_2j，ｙ_2j+1の値を用いて図
１１に示す真理値表によって定義される信号ＣX，Ｃ2
X，Ｃcompを操作信号として作成する回路（「ブースデ
コーダ」と呼ばれる）を用意すればよい。ここで、操作
信号ＣXは被乗数Ｘをそのままにするか否かを示し、操
作信号Ｃ2Xは被乗数Ｘを２倍にするか否かを示し、操作
信号Ｃcompは被乗数Ｘの２の補数を求めるか否かを示
す。また、この真理値表における"状態"は部分積の内容
を示すものであって、具体的には部分積の式(3)におけ
る（ｙ_2j-1＋ｙ_2j−２ｙ_2j+1）Ｘ の部分を示している
（後述の他の真理値表においても同様）。この真理値表
より、操作信号ＣX，Ｃ2X，Ｃcompは次の論理式により
表すことができる。 ＣX ＝ｙ_i-1（+）ｙ_i …(5) Ｃ2X ＝！｛（ｙ_i-1（+）ｙ_i）＋！（ｙ_i（+）ｙ_i+1）｝ …(6) Ｃcomp＝ｙ_i+1 …(7) ただし、ｉ＝０，２，４，…… ここで、"（+）"は排他的論理和の演算子であり、"！"
は論理否定の演算子であって"！ａ"はａの反転値を示す
ものとする（以下においても同様）。

【０００８】なお、ｊ＝０に対応する部分積は （ｙ_-1＋ｙ₀−２ｙ₁）２^2j・Ｘ＝（ｙ₀−２ｙ₁）２^2j・Ｘ であるため、操作信号ＣX，Ｃ2X，Ｃcompを定義する真
理値表は図１２に示すようになり、これらの操作信号は
次の論理式により表すことができる。 ＣX ＝ｙ₀ …(8) Ｃ2X ＝！（ｙ₀＋！ｙ₁） …(9) Ｃcomp＝ｙ₁ …(10) ただし、ｉ＝０、２、４、……

【０００９】上述のブースデコーダおよび部分積生成回
路を用いて得られる前記式(3)に示される各部分積（j=
0,1,2,…,(n-1)/2 のそれぞれに対応する部分積）を加
算（累積加算）することにより、被乗数Ｘと乗数Ｙとの
積Ｐを得ることができる。ところで、２の補数表示の２
進数の乗算においてブースの方法で求められる各部分積
は２の補数表示となっている。したがって、上記の積Ｐ
の算出において、図１３に示すように、下位側の部分積
については符号拡張して加算しなければ正しい積Ｐを得
ることができない（図１３において"△"は部分積の符号
ビットを揃えるための符号拡張ビットを示している）。
しかし、このような符号拡張を行うと部分積のビット数
が増え、部分積の加算を行うハードウェア量が増大して
しまう。そこで、この事態を回避するために、以下のよ
うにして部分積の加算が行われる。

【００１０】いま、ビット長ｍの部分積ＰＰを ＰＰ＝−ａ_m２^m＋ａ_m-1２^m-1＋ａ_m-2２^m-2＋・・・＋ａ₀２⁰ …(11) で表すこととし、これに対し符号ビットの拡張を考え
る。ここで、符号ビットａ_mをｒビット拡張したとする
と、 ＰＰ＝−ａ_m２^m+r＋ａ_m２^m+r-1＋・・・＋ａ_m２^m+1＋ａ_m２^m ＋ａ_m-1２^m-1＋ａ_m-2２^m-2＋・・・＋ａ₀２⁰ …(12) となる。さらに ａ_m＝１−！ａ_m …(13) とおくと、 ＰＰ＝（１−！ａ_m）（−２^m+r＋２^m+r-1＋・・・＋２^m+1＋２^m） ＋ａ_m-1２^m-1＋ａ_m-2２^m-2＋・・・＋ａ₀２⁰ ＝−２^m+r＋２^m+r-1＋・・・＋２^m+1＋（！ａ_m＋１）２^m ＋ａ_m-1２^m-1＋ａ_m-2２^m-2＋・・・＋ａ₀２⁰ …(14) となる。上記式(14)より、図１３に示された部分積の加
算は、図１４に示される部分積の加算と等価になる。そ
して、図１４に示される加算を整理すると、最終的に図
１５に示すようになる（図１４および図１５おける"○"
は、符号ビットａ_mの反転ビット！ａ_mを示すものとす
る）。このようにして、図１５に示すように、部分積の
最上位ビット（符号ビット）を反転させ、所定のビット
位置に「１」を加えることにより、符号拡張をせずに部
分積の加算を行って正しい積Ｐを得ることができる。

【００１１】いま、２の補数表示の二つの１６ビットの
数を入力して、ブースの方法によりそれらの積を算出す
る乗算器を考える。この乗算器の被乗数Ｘのとりうる値
は２¹⁶通り、乗数Ｙのとりうる値も２¹⁶通りであり、し
たがって、この乗算器への入力の組合せは２³²通り存在
する。すなわち、この乗算器で実行される乗算の種類は
２³²通りある。しかし、このうちの「8000h×8000h」と
いう乗算については、上記ブースの方法によっては正し
い積を得ることができない。すなわち、上記のブースの
方法によれば、１６ビットの数（２の補数表示）の乗算
は、図１６に示すような部分積の加算によって行われ、
３１ビットの乗算結果（積）Ｐ30〜Ｐ0が得られるが、
「8000h×8000h」という乗算については、図１７に示す
ように、演算結果が「40000000h」となる。いま、図１
８に示すように小数点の位置が符号ビットの右隣である
と仮定すると、「8000h」は「−１」を示し、「4000000
0h」も「−１」を示し、その結果、図１７は「（−１）
×（−１）＝（−１）」を示すことになり、誤った乗算
結果が得られたことになる。このように「8000h×8000
h」という乗算について誤った結果が得られるのは、小
数点を他の位置に選んだ場合も同様である。以下では、
正しい乗算結果が得られないこのような乗算を「特異計
算」と呼ぶものとする。

【００１２】従来より、このような特異計算の場合に乗
算結果を補正する手段を有する乗算装置が存在する。図
１９は、このような補正手段を有する乗算装置の一例
（以下「従来例１」という）を示す回路図である。この
例では、「8000h×8000h」という特異計算を検出するた
めに特異計算検出器７を設け、これから出力される検出
信号ＤＥＴＢを用いて、ＡＮＤゲートや、ＮＡＮＤゲー
ト、インバータから成る回路により、１６ビットの乗算
器６から出力される乗算結果Ｐ₃₀〜Ｐ₀（被乗数ｘ₁₅〜
ｘ₀と乗数ｙ₁₅〜ｙ₀との積）を補正している。そして、
補正後の乗算結果ＰM₃₀〜ＰM₀を図１９の乗算装置にお
ける乗算結果としている（なお、特異計算が検出されな
いとき、Ｐ₃₀〜Ｐ₀はＰM₃₀〜ＰM₀に等しい）。

【００１３】上記構成によれば、被乗数Ｘおよび乗数Ｙ
が共に「8000h」の場合には、特異計算検出器７の出力
はＤＥＴＢ＝０となる。これにより、乗算器６から出力
される乗算結果のうち符号ビットＰ₃₀は「０」、数値部
のビットＰ₂₉〜Ｐ₀は全て「１」となり、補正後の乗算
結果ＰM₃₀〜ＰM₀として「3FFFFFFFｈ」が得られる。な
お、図１８に示したように小数点の位置が符号ビットの
右隣である場合、この例の乗算装置を利用したデジタル
シグナルプロセッサ（ＤＳＰ）等では、乗算結果を３２
ビットに合わせるため、この補正後の乗算結果を１ビッ
トだけ左方向（上位方向）にシフトさせる。これによ
り、最終的な乗算結果として「7FFFFFFFh」が得られ
る。

【００１４】図２０は、特異計算の場合に乗算結果を補
正する手段を有する乗算装置の他の例（以下「従来例
２」という）を示す回路図である。この例においても、
従来例１と同様、「8000h×8000h」という特異計算を検
出するために特異計算検出器７を設け、この回路から出
力される検出信号ＤＥＴＢを用いて、１６ビットの乗算
器６によって得られる乗算結果を補正する。しかし、こ
の例では、乗算器６から出力される乗算結果Ｐ₃₀〜Ｐ₀
を検出信号ＤＥＴＢを用いて直接補正していた従来例１
とは異なり、検出信号ＤＥＴＢを用いてＮＡＮＤゲート
およびインバータから成る回路により被乗数Ｘの最下位
ビットｘ₀を修正することにより、乗算器６から出力さ
れる乗算結果を補正する。

【００１５】上記構成によれば、被乗数Ｘおよび乗数Ｙ
が共に「8000h」の場合に、特異計算検出器７の出力は
ＤＥＴＢ＝０となり、乗算器６に入力される被乗数Ｘの
最下位ｘ₀ビットは「１」に修正される。これにより、
「8000h×8000h」という特異計算の場合に、乗算器６で
は「8001h×8000h」という乗算が行われ、乗算結果Ｐ₃₀
〜Ｐ₀として「3FFF8000h」という値が出力される。図２
２はこのときの乗算過程を示している。ここで、図１８
に示したように小数点の位置が符号ビットの右隣である
場合、この例の乗算装置を利用したＤＳＰ等では、乗算
結果を３２ビットに合わせるため、この「3FFF8000h」
という乗算結果を１ビットだけ左方向にシフトさせる。
これにより、最終的な乗算結果として「7FFF0000h（＝
＋0.9999695≒＋１）」が得られる。すなわち、小数点
の位置を図１８に示すように設定した場合に「（−１）
×（−１）」を意味する特異計算「8000h×8000h」の結
果として、「＋0.9999695（≒＋１）」を意味する「7FF
F0000h」が得られることになる。

【００１６】

【発明が解決しようとする課題】前述の従来例１（図１
９）では、特異計算の場合に乗算結果を補正するため
に、乗算器６から出力される乗算結果を示す各ビットＰ
₃₀〜Ｐ₀毎に、ＮＡＮＤゲートまたはＡＮＤゲートやイ
ンバータから成る補正回路を必要とし、これらの接続の
ための配線面積も必要であるため、回路規模が大きなも
のとなってしまうという問題がある。

【００１７】これに対し、従来例２（図２０）によれ
ば、特異計算の場合の補正回路の構成が簡単であり、回
路規模が大きくなることはない。また従来例２では、小
数点の位置を符号ビットの右隣に設定したとすると（図
１８参照）、特異計算の場合、「（−１）×（−１）」
の乗算結果として「＋0.9999695（≒＋１）」が得られ
る。したがって、この場合の誤差はｅ＝3.05×１０^-5で
あり、乗算結果は１０進数で約４桁の有効精度を持つこ
とになる。このような乗算装置を利用するＤＳＰは１６
ビットを基本語長とする場合が多く、また特異計算が行
われる頻度は極めて低いことから、この有効精度で十分
とも考えられる。

【００１８】しかしＤＳＰでは、信号処理で多用される
積和演算を高速に実行するために、例えば図２３に示す
ように、データＲＡＭ８から順次読み出されるデータと
データＲＡＭ９から順次読み出される係数との積を乗算
器６で求め、その積を加算器１０とレジスタ１１とから
成る回路で累積加算していくという構成が採用されてお
り、この構成における加算器１０は例えば４０ビットと
いう比較的大きなビット数で演算できるようになってい
る。また、乗算器６から出力される乗算結果（積）も３
１ビットとなっている。さらに、オーディオ製品などの
アプリケーションにおいては、１データ１６ビットでは
精度不足であるとして、１データ２４ビットのＤＳＰが
主流となっており、この場合、１０進数で約６桁の演算
精度を持つことになる。

【００１９】また、特異計算は、ＤＳＰなどのプログラ
ムの作成者がソフトウェアにてチェックを行い修正すべ
きであり、特異計算の場合に従来例２のような補正が行
われているだけでも価値があるという考え方もある。し
かし従来例２の構成では、特異計算に対しても所定の精
度で結果を出すため、精度よく計算を行いたい場合に、
特異計算の結果によって生じる不具合（精度不足）に気
付かないおそれがある。

【００２０】さらに、アドレス演算を行う場合には、乗
算を厳密に行う必要があり、従来例２における精度では
不十分である。例えば、演算値でアドレスを生成し、対
応する値を予めプログラムＲＡＭに格納したテーブルか
ら読み込む、いわゆるテーブルルックアップ方式の場合
には、演算値がそのままプログラムＲＡＭのアドレスと
なるため、従来例２のように粗い丸め操作を伴うと、正
しいデータを読み込めないおそれがある。

【００２１】以上より、従来例２は、補正回路の構成が
簡単であるという利点を有するが、特異計算の場合に補
正によって得られる乗算結果の精度は十分なものではな
い。

【００２２】そこで本発明では、特異計算の場合におい
て、簡単な構成で乗算結果を補正することができ、かつ
補正により精度の高い乗算結果を得ることができる乗算
装置を提供することを目的とする。

【００２３】

【課題を解決するための手段】上記課題を解決するため
に成された本発明に係る第１の乗算装置では、ブースの
方法により符号付き２進数の乗算を行って積を算出する
乗算装置であって、乗数を構成するビット列の一部分で
ある複数ビットの値を入力して被乗数に対する操作を規
定する操作信号を出力するブースデコーダと、前記操作
信号によって規定される操作を被乗数に対して行うこと
により部分積を生成する部分積生成手段と、乗数を構成
するビット列の各部分である各複数ビットの値をブース
デコーダに入力することによって部分積生成手段から出
力される各部分積を累積加算することにより乗算結果を
得る部分積加算手段と、該乗算結果として正しい積が得
られない特異計算の場合であることを乗数および被乗数
に基づいて検出する特異計算検出手段と、特異計算の場
合であることが検出されると該乗算結果を補正する補正
手段とを備える乗算装置において、前記補正手段は、該
乗算結果を補正するために、前記ブースデコーダから出
力される操作信号の値を修正するブースデコーダ出力修
正手段を有する、ことを特徴としている。

【００２４】本発明に係る第２の乗算装置では、上記第
１の乗算装置において、前記ブースデコーダ出力修正手
段は、前記乗算結果を補正するために、前記ブースデコ
ーダにより前記乗数の最下位側の複数ビットに対して出
力される前記操作信号の値を、前記被乗数の補数を求め
ることを規定する値に修正する、ことを特徴としてい
る。

【００２５】本発明に係る第３の乗算装置では、上記第
１または第２の乗算装置において、前記補正手段は、前
記乗算結果を補正するために前記被乗数を修正する被乗
数修正手段を更に有する、ことを特徴としている。

【００２６】本発明に係る第４の乗算装置は、上記第３
の乗算装置において、前記被乗数修正手段は、前記乗算
結果を補正するために前記被乗数の最下位ビットを
「１」に修正する、ことを特徴としている。

【００２７】

【発明の実施の形態】１６ビットの乗算装置において、
特異計算に対して出力される理想的な乗算結果（３１ビ
ットの積）は「7FFFFFFFh」である。既述の従来例２
は、特異計算の場合の乗数や被乗数をそれらに近い値に
置き換えることにより、乗算結果として理想値「7FFFFF
FFh」に近い値を得ようとするものである。しかし、こ
の手法によって得られる特異計算の場合の乗算結果は、
理想値「7FFFFFFFh」にはなり得ず、必然的にその近似
値となる。

【００２８】これに対し、特異計算の場合に従来例２に
よって得られる乗算結果「3FFF8000h」（３２ビットに
合わせるためのシフトを行う前の値）の下位１５ビット
を強制的に「１」にすることが考えられる。図２１は、
このような考え方で構成された乗算装置の一例を示して
いる。この例では、従来例２（図２０）の出力の下位１
５ビットＰ₁₄〜Ｐ₀のそれぞれに対して、ＮＡＮＤゲー
トとインバータから成る回路を追加し、これらにより、
特異計算の場合に、検出信号ＤＥＴＢ（＝０）を用いて
乗算器６からの３１ビットの出力Ｐ₃₀〜Ｐ₀の下位１５
ビットを「１」にするという構成になっている。この構
成によれば、特異計算の場合の乗算結果として「3FFFFF
FFh」が得られ、小数点の位置が符号ビットの右隣であ
る場合（図１８参照）、この例の乗算装置を利用したＤ
ＳＰ等では、乗算結果を３２ビットに合わせるため、こ
の補正後の乗算結果「3FFFFFFFh」が１ビットだけ左方
向にシフトさせられる。その結果、最終的な乗算結果と
して「7FFFFFFFh」が得られる。

【００２９】上記のように、図２１に示した構成によれ
ば、特異計算の場合に「7FFFFFFFh」という理想的な乗
算結果が得られる。しかし、この構成では、従来例２
（図２０）の回路に加えて、乗算結果を構成する３１ビ
ットのうちの下位１５ビットのそれぞれに対してＮＡＮ
Ｄゲートおよびインバータから成る補正回路を必要と
し、回路規模が大きくなる。

【００３０】そこで本実施形態では、特異計算の場合
に、乗算器６から出力される乗算結果を直接補正する代
わりに、ブースデコーダの出力すなわち被乗数に対する
操作信号を修正することにより、乗算器６から出力され
る乗算結果を補正して理想値「7FFFFFFFh」にできるだ
け近い乗算結果を得る、という考え方を導入する。以
下、このような実施形態の詳細について説明する。

【００３１】＜実施形態の構成＞図１（ａ）は、本発明
の一実施形態である乗算装置の全体構成を示すブロック
図である。本乗算装置は、被乗数Ｘ（ｘ_k〜ｘ₀から成る
２の補数表示の２進数）と乗数Ｙ（ｙ_n〜ｙ₀から成る２
の補数表示の２進数）との積Ｐ（Ｐ_k+n-1〜Ｐ₀から成る
２の補数表示の２進数）を２次のブースの方法に基づい
て算出するものであって、乗算器６に加えて、図２０に
示した従来例２と同様に、特異計算を検出する特異計算
検出器７と、特異計算の場合に被乗数Ｘの値を修正する
ためのＮＡＮＤゲート１０２とインバータ１０１から成
る被乗数修正回路を備えている。

【００３２】本乗算装置における乗算器６の構成は図１
（ｂ）に示す通りである。この乗算器６は、２次のブー
スの方法に基づく各部分積を生成するための操作信号Ｃ
X，Ｃ2X，Ｃcompを作成するブースデコーダ１，２と、
それらの操作信号ＣX，Ｃ2X，Ｃcompによって指定され
る操作を被乗数Ｘに対して行うことにより各部分積を生
成する部分積生成部３と、各部分積を加算する部分積加
算部４とから構成されている。ここで、２次のブースの
方法に基づく各部分積は式(3)によって示され、次の通
りである。 （ｙ_2j-1＋ｙ_2j−２ｙ_2j+1）２^2j・Ｘ （j=0,1,2,…,
(n-1)/2、ｎは奇数）

【００３３】上記構成の乗算器６におけるブースデコー
ダのうち、ｊ＝０に対応する部分積 （ｙ_-1＋ｙ₀−２ｙ₁）２^2j・Ｘ＝（ｙ₀−２ｙ₁）２^2j・Ｘ を生成するための操作信号を作成するブースデコーダ
（１段目のブースデコーダ）１は、式(8)〜(10)すなわ
ち ＣX ＝ｙ₀ Ｃ2X ＝！（ｙ₀＋！ｙ₁） Ｃcomp＝ｙ₁ で示される論理動作を行うものであり、図３に示す回路
により実現することができる。しかし本実施形態では、
特異計算検出器７を備え、特異計算の場合には、乗算結
果を補正するために、特異計算検出器７から出力される
検出信号ＤＥＴＢを用いて、１段目のブースデコーダ１
から出力される操作信号ＣX，Ｃ2X，Ｃcompを修正する
構成となっている。すなわち本実施形態では、１段目の
ブースデコーダ１の構成として、図３に示す構成の代わ
りに図２に示す構成が採用されており、特異計算の場合
（検出信号ＤＥＴＢ＝０の場合）には、操作信号のうち
ＣXおよびＣcompは次のようになる。 ＣX＝１、 Ｃcomp＝１ …(15)

【００３４】２段目以降のブースデコーダすなわちj=1,
2,…,(n-1)/2のときの部分積 （ｙ_2j-1＋ｙ_2j−２ｙ_2j+1）２^2j・Ｘ に対応するブースデコーダ２は、式(5)〜(7)すなわち ＣX ＝ｙ_i-1（+）ｙ_i Ｃ2X ＝！｛（ｙ_i-1（+）ｙ_i）＋！（ｙ_i（+）
ｙ_i+1）｝ Ｃcomp＝ｙ_i+1 で示される論理動作を行うものであり、図４に示す回路
により実現することができる。ただし、ｉ＝２ｊであ
る。

【００３５】部分積生成部３は、式(3)で示される各部
分積 （ｙ_2j-1＋ｙ_2j−２ｙ_2j+1）２^2j・Ｘ （j=0,1,2,…,
(n-1)/2、ｎは奇数） を生成する部分であって、各部分積に対して１個ずつ設
けられており、各部分積生成部３は各ブースデコーダ
１，２と１対１に対応している。各部分積生成部３は、
図５に示すように、各部分積を構成するビットＰＰ_m〜
ＰＰ₀を生成する部分積ビット生成回路５を各部分積の
ビット数だけ設けた構成となっており、対応するブース
デコーダ１，２から供給される操作信号ＣX，Ｃ2X，Ｃc
ompによって指定される操作を被乗数Ｘに対して行う。
ここで、操作信号ＣXは被乗数Ｘをそのまま出力するか
否かを示す。また、操作信号Ｃ2Xは被乗数Ｘを２倍にす
るか否かを示し、本実施形態ではＣ2X＝１のとき被乗数
Ｘを１ビットだけ左方向にシフトさせることにより被乗
数Ｘを２倍にする。操作信号Ｃcompは被乗数Ｘの正負を
反転させるか否か、すなわち２の補数を求めるか否かを
示す。被乗数Ｘの２の補数は、Ｘの各ビットを反転させ
て最下位ビットに「１」を加えることにより得られる
が、この「１」の加算操作を部分積生成部３で行うとハ
ードウェア量の増大を招くことになる。そこで本実施形
態では、操作信号Ｃcomp＝１のとき、各部分積生成部３
が被乗数Ｘの各ビットを反転させ、部分積加算部４が
「１」の加算操作を行うことにより、被乗数Ｘの２の補
数を求める。

【００３６】図７は、上記のような操作を指定する操作
信号ＣX，Ｃ2X，Ｃcompを用いて部分積を生成する部分
積生成部３の動作を示す真理値表を示しており、この真
理値表における"ＰＰ_i"は部分積生成部３を構成する各
部分積ビット生成回路５の出力を表している。この真理
値表によって示される動作を行う部分積ビット生成回路
５は、図６に示す回路により実現することができる。

【００３７】部分積加算部４は、各部分積生成部３で生
成された部分積を加算することにより、被乗数Ｘと乗数
Ｙとの積ＰをビットＰ_k+n-1〜Ｐ₀から成る２の補数表示
の２進数として生成する。このとき、下位側の部分積に
ついて符号拡張せずにそのまま加算すると正しい積Ｐを
得ることができないが、符号拡張をするとハードウェア
量が増大する。そこで部分積加算部４では、既述のよう
に、部分積の最上位ビット（符号ビット）を反転させ、
所定のビット位置に「１」を加えることにより（図１５
参照）、符号拡張をせずに部分積の加算を行って正しい
積Ｐを得るようにしている。

【００３８】＜実施形態の動作＞以下、本実施形態の乗
算装置の動作を説明する。本乗算装置では、まず、式
(3)によって示される各部分積に対応するブースデコー
ダ１，２が、乗数Ｙを構成するビット列のうちその部分
積に対応する複数ビットｙ_2j-1，ｙ_2j，ｙ_2j+1を用いて
操作信号ＣX，Ｃ2X，Ｃcompを生成する。各ブースデコ
ーダ１，２で生成されるこれらの操作信号ＣX，Ｃ2X，
Ｃcompは、対応する部分積生成部３に入力され、各部分
積生成回路３は、入力された操作信号ＣX，Ｃ2X，Ｃcom
pによって指定される操作を被乗数Ｘに対して行う。こ
のようにして各部分積生成回路３が並列に動作し、これ
により、式(3)で示される各部分積が独立に生成され
る。生成された各部分積は部分積加算部４において加算
され、これにより被乗数Ｘと乗数Ｙとの積Ｐが得られ
る。このような２次のブースの方法に基づく乗算装置に
よれば、乗数のビット毎に被乗数との部分積を生成する
方法に比べ、部分積加算部４で加算される部分積の数が
約半分となるため（式(2)参照）、乗算を高速に実行す
ることができる。

【００３９】次に、被乗数Ｘと乗数Ｙとの組合せが特異
計算の場合における本乗算装置の動作を説明する。この
場合、被乗数Ｘと乗数Ｙとから特異計算検出部７におい
て特異計算が検出され、検出信号ＤＥＴＢとして「０」
が出力される。この検出信号ＤＥＴＢにより、被乗数Ｘ
の最下位ビットｘ₀が強制的に「１」とされて乗算器６
に入力される（図１（ａ）参照）。被乗数Ｘの他のビッ
トｘ_k〜ｘ₁および乗数Ｙはそのまま乗算器６に入力され
る。

【００４０】また、上記の検出信号ＤＥＴＢは、１段目
のブースデコーダ１に入力され、ブースエンコーダ１の
出力の修正にも使用される。すなわち、検出信号ＤＥＴ
Ｂ（＝０）により、１段目のブースデコーダ１から出力
される操作信号ＣX、Ｃcompは、 ＣX＝１、 Ｃcomp＝１ …(15) となり、特異計算の場合はｙ₀＝ｙ₁＝０であるため、操
作信号Ｃ2xは Ｃ2X＝０ となる（図２参照）。ここで、図７に示す"状態"の表記
法を用いてブースデコーダ１の出力を表現するものとす
ると、１段目のブースデコーダ１の出力は「−Ｘ」とな
る（以下、この表記法によってブースデコーダの出力を
表現するものとする）。２段目以降のブースデコーダ２
から出力される操作信号は特異計算でない場合と同様で
あって、最終段以外のブースデコーダ２の出力は
「０」、最終段のブースデコーダ２の出力は「−２Ｘ」
となる。

【００４１】以上のようなブースデコーダ１，２の出力
に基づき、最下位ビットｘ₀の修正された被乗数Ｘ（図
１参照）を用いて各部分積が生成され、生成された各部
分積を部分積加算部４が加算することにより、特異計算
の場合であっても精度の高い乗算結果が得られる。

【００４２】例えば被乗数Ｘおよび乗数Ｙを１６ビット
とすると、特異計算の場合、被乗数Ｘおよび乗数Ｙは共
に「8000h」であり、被乗数Ｘについては最下位ビット
が「１」に修正されＸ＝8001hとして、乗数Ｙについて
はそのまま、乗算器６に入力される。そして、これらの
入力値を用いて、１段目のブースデコーダ１の出力「−
Ｘ」に対応する部分積、２段目〜７段目のブースデコー
ダ２の出力「０」に対応する部分積、および、最終段で
ある８段目のブースデコーダ２の出力「−２Ｘ」に対応
する部分積がそれぞれ生成され、それらの部分積が加算
される。このとき、下位側の部分積の符号拡張を避ける
ために、部分積の最上位ビット（符号ビット）が反転さ
れ、所定のビット位置に「１」が加えられる（図１５、
図１６参照）。その結果、部分積の加算は図８に示すよ
うになり、乗算結果（３１ビットの積Ｐ）として「3FFF
FFFFh」が得られる。ここで、図１８に示したように小
数点の位置が符号ビットの右隣である場合、本乗算装置
を利用したＤＳＰ等では、乗算結果を３２ビットに合わ
せるため、この「3FFFFFFFh」という乗算結果を１ビッ
トだけ左方向にシフトさせる。このとき最下位ビットに
は「０」が入力され、最終的な乗算結果として「7FFFFF
FEh（＝＋0.9999…）」が得られる。これは、「（−
１）×（−１）」という特異計算において、１０進数で
約９桁の演算精度が得られていることを意味する。

【００４３】ところで上記の特異計算の場合の理想的な
乗算結果は「7FFFFFFFh」であるため、上記構成により
得られる乗算結果「7FFFFFFEh」を理想的なものとする
には最下位ビット「０」を「１」に修正する必要があ
る。そのためには、乗算器６から出力される積Ｐを左方
向へ１ビットだけシフトさせる際に、特異計算が検出さ
れた場合には最下位ビットに「０」の代わりに「１」を
入力する、という構成を採用すればよい。このような構
成は簡単な回路で実現することができる。

【００４４】＜実施形態の効果＞上記実施形態では、特
異計算の場合における乗算結果の補正に使用されるハー
ドウェアは、特異計算検出器７、被乗数Ｘの最下位ビッ
トを修正する被乗数修正回路（インバータ１０１、ＮＡ
ＮＤゲート１０２）、および１段目のブースデコーダ１
の出力結果を修正する回路（図２参照）であり、これら
により、特異計算の場合に図８に示すような乗算が行わ
れる。したがって上記実施形態によれば、僅かなハード
ウェアの追加によって、特異計算の場合であっても精度
の高い乗算結果が得られる。

【００４５】なお、上記説明において１６ビット×１６
ビットの乗算を例に挙げたが、現状では３２ビット×３
２ビットの乗算も珍しくなくなってきた。このように演
算のビット数が増えると従来例１（図１９）等では補正
のためのハードウェア量がそれだけ増大するが、上記実
施形態ではこのような増大は見られず、演算ビット数が
増えるにしたがって、上記実施形態はより有利となる。

【００４６】＜変形例＞上記実施形態では、特異計算の
場合において出力の修正されるブースデコーダは１段目
のみであるが、本発明はこれに限定されるものではな
く、特異計算の場合に理想的な乗算結果またはそれに近
い乗算結果が得られるように他の段のブースデコーダの
出力を修正してもよい（修正対象のブースエンコーダは
複数であってもよい）。

【００４７】また上記実施形態は、ブースデコーダおよ
び部分積生成部を複数個設け、各部分積を並列に生成す
る構成となっているが、ブースの方法に基づく部分積を
逐次的に生成する構成の乗算装置も考えられる。このよ
うな逐次型の乗算装置においても、上記実施形態と同様
にして特異計算の場合にブースデコーダの出力を修正す
ることにより乗算結果を補正することが可能であり、上
記実施形態と同様の効果が得られる。

【００４８】

【発明の効果】本発明によれば、特異計算の場合におい
て、乗算結果のビット毎に補正が行われていた従来の乗
算装置とは異なり、ブースデコーダから出力される操作
信号を修正することにより乗算結果が補正されるため、
補正手段を少量のハードウェアで実現することができる
（第１の乗算装置参照）。このとき、操作信号を修正す
るブースデコーダおよび操作信号の修正内容を適切に選
択することにより、例えば１段目のブースデコーダの操
作信号の値を被乗数の補数を求めることを規定する値に
修正することにより、特異計算の場合における補正後の
乗算結果の精度を高めることができる（第２の乗算装置
参照）。また、被乗数修正手段を更に設けると、少量の
ハードウェアの追加で特異計算の場合における乗算結果
の補正の自由度が大きくなり、これにより精度の高い乗
算結果が容易に得られる（第３の乗算装置参照）。例え
ば、特異計算の場合において、１段目のブースデコーダ
の操作信号の値を被乗数の補数を求めることを規定する
値に修正すると共に、被乗数修正手段により被乗数の最
下位ビットを「１」に修正すると、乗算結果の下位側の
ビットまで「１」となるため、理想的な乗算結果または
それに近い乗算結果が得られる（第４の乗算装置参
照）。

【００４９】なお、既述のようにアドレス演算では乗算
を厳密に行う必要があり、例えば演算値がそのままプロ
グラムＲＡＭのアドレスとなるテーブルルックアップ方
式の場合において、特異計算の乗算結果に対する従来の
丸め操作を伴う補正によっては、正しいデータを読み込
めないことがあった。しかし、このようなアドレス演算
において本発明を適用すれば、特異計算の場合にも精度
の高い乗算結果が得られるため、このような問題が解消
され、演算結果であるアドレスにより常に正しいデータ
を読み込めるようになる。

【図面の簡単な説明】

【図１】 本発明の一実施形態である乗算装置の構成を
示すブロック図。

【図２】 上記実施形態の乗算装置における１段目のブ
ースデコーダの構成を示す回路図。

【図３】 従来の乗算装置における１段目のブースデコ
ーダの構成を示す回路図。

【図４】 上記実施形態の乗算装置における２段目以降
のブースデコーダの構成を示す回路図。

【図５】 上記実施形態の乗算装置における部分積生成
部の構成を示すブロック図。

【図６】 部分積生成部における部分積ビット生成回路
の構成を示す回路図。

【図７】 部分積生成部の動作を示す真理値表を示す
図。

【図８】 上記実施形態の乗算装置における特異計算の
場合の乗算過程を示す図。

【図９】 従来の一般的な乗算方法による乗算過程を示
す図。

【図１０】 ２次のブースの方法による乗算過程を示す
図。

【図１１】 ２次のブースの方法に基づく乗算装置にお
けるブースデコーダの出力を定義する真理値表を示す
図。

【図１２】 ２次のブースの方法に基づく乗算装置にお
ける１段目のブースデコーダの出力を定義する真理値表
を示す図。

【図１３】 部分積の加算の際における符号拡張を示す
図。

【図１４】 符号拡張をせずに部分積の加算を行う方法
を説明するための図。

【図１５】 符号拡張をせずに部分積の加算を行う方法
を示す図。

【図１６】 １６ビットの乗算において符号拡張をせず
に部分積の加算を行う方法を示す図。

【図１７】 特異計算の場合において補正を行わないと
きの乗算過程を示す図。

【図１８】 ２の補数表示の１６ビットの２進数におけ
る小数点位置の設定を示す図。

【図１９】 補正手段を有する乗算装置の従来例（従来
例１）を示す図。

【図２０】 補正手段を有する乗算装置の他の従来例
（従来例２）を示す図。

【図２１】 従来例２の乗算装置を改良した乗算装置の
構成を示す図。

【図２２】 従来例２の乗算装置における乗算過程を示
す図。

【図２３】 ＤＳＰにおいて積和演算を高速に実行する
ための構成を示すブロック図。

【符号の説明】

１ …ブースデコーダ（１段目） ２ …ブース
デコーダ（２段目以降） ３ …部分積生成部 ４ …部分積
加算部 ６ …乗算器 ７ …特異計
算検出部 Ｘ …被乗数 Ｙ …乗数 Ｐ …積 ＤＥＴＢ …
検出信号 ＣX，Ｃ2X，Ｃcomp …操作信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ブースの方法により符号付き２進数の乗
   算を行って積を算出する乗算装置であって、乗数を構成
   するビット列の一部分である複数ビットの値を入力して
   被乗数に対する操作を規定する操作信号を出力するブー
   スデコーダと、前記操作信号によって規定される操作を
   被乗数に対して行うことにより部分積を生成する部分積
   生成手段と、乗数を構成するビット列の各部分である各
   複数ビットの値をブースデコーダに入力することによっ
   て部分積生成手段から出力される各部分積を累積加算す
   ることにより乗算結果を得る部分積加算手段と、該乗算
   結果として正しい積が得られない特異計算の場合である
   ことを乗数および被乗数に基づいて検出する特異計算検
   出手段と、特異計算の場合であることが検出されると該
   乗算結果を補正する補正手段とを備える乗算装置におい
   て、 前記補正手段は、該乗算結果を補正するために、前記ブ
   ースデコーダから出力される操作信号の値を修正するブ
   ースデコーダ出力修正手段を有する、ことを特徴とする
   乗算装置。
2. 【請求項２】 請求項１に記載の乗算装置において、 前記ブースデコーダ出力修正手段は、前記乗算結果を補
   正するために、前記ブースデコーダにより前記乗数の最
   下位側の複数ビットに対して出力される前記操作信号の
   値を、前記被乗数の補数を求めることを規定する値に修
   正する、ことを特徴とする乗算装置。
3. 【請求項３】 請求項１または請求項２に記載の乗算装
   置において、 前記補正手段は、前記乗算結果を補正するために前記被
   乗数を修正する被乗数修正手段を更に有する、ことを特
   徴とする乗算装置。
4. 【請求項４】 請求項３に記載の乗算装置において、 前記被乗数修正手段は、前記乗算結果を補正するために
   前記被乗数の最下位ビットを「１」に修正する、ことを
   特徴とする乗算装置。