JPH071876B2 - Ｂｃｈ符号の復号装置 - Google Patents
Ｂｃｈ符号の復号装置Info
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- JPH071876B2 JPH071876B2 JP25144383A JP25144383A JPH071876B2 JP H071876 B2 JPH071876 B2 JP H071876B2 JP 25144383 A JP25144383 A JP 25144383A JP 25144383 A JP25144383 A JP 25144383A JP H071876 B2 JPH071876 B2 JP H071876B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
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- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、BCH符号の復号装置、特にユークリッドの
互除法を用いて、エラーロケーシヨン多項式及びエラー
エバリユエーシヨン多項式を求める復号装置に関する。
互除法を用いて、エラーロケーシヨン多項式及びエラー
エバリユエーシヨン多項式を求める復号装置に関する。
「背景技術とその問題点」 BCH符号のひとつであるリードソロモン符号の復号方法
の概略について説明する。ここでは、符号長がｎで、情
報シンボル数がｋで、最小距離ｄが（ｎ−ｋ＋１＝2t＋
１）となり、生成多項式が のGF（2m）上のリードソロモン符号（ｔ個のシンボルの
訂正可能）について説明する。
の概略について説明する。ここでは、符号長がｎで、情
報シンボル数がｋで、最小距離ｄが（ｎ−ｋ＋１＝2t＋
１）となり、生成多項式が のGF（2m）上のリードソロモン符号（ｔ個のシンボルの
訂正可能）について説明する。
最初に受信語（r0，r1，r2，…rn-1）から、シンドロー
ムSj（ｊ＝0,1,…ｄ−２）を求める。
ムSj（ｊ＝0,1,…ｄ−２）を求める。
次に、シンドロームを用いてエラーロケーシヨン多項式
σ（ｚ）及びエラーエバリユエーシヨン多項式ω（ｚ）
を求める。この方法のひとつとして、ユークリツドの互
除法を用いたものがある。
σ（ｚ）及びエラーエバリユエーシヨン多項式ω（ｚ）
を求める。この方法のひとつとして、ユークリツドの互
除法を用いたものがある。
求められたエラーロケーシヨン多項式（σ（ｚ）＝０）
を解いてエラーロケーシヨンXiを求める。そして、エラ
ーロケーシヨンXiとエラーエバリユエーシヨン多項式ω
（ｚ）からエラー値Yiを求める。
を解いてエラーロケーシヨンXiを求める。そして、エラ
ーロケーシヨンXiとエラーエバリユエーシヨン多項式ω
（ｚ）からエラー値Yiを求める。
上述のエラーロケーシヨン多項式σ（ｚ）及びエラーエ
バリユエーシヨン多項式ω（ｚ）は、Ｓ（ｚ）をシンド
ローム多項式とすると、z2tとＳ（ｚ）の最大公約多項
式を求めるユークリツドの互除法の過程で求まることが
証明されている。これは、次のアルゴリズムである。
バリユエーシヨン多項式ω（ｚ）は、Ｓ（ｚ）をシンド
ローム多項式とすると、z2tとＳ（ｚ）の最大公約多項
式を求めるユークリツドの互除法の過程で求まることが
証明されている。これは、次のアルゴリズムである。
まず、レジスタに初期値を と設定する。これらの多項式に関して次の演算を行な
い、ri（ｚ）及びUi（ｚ）を求める。
い、ri（ｚ）及びUi（ｚ）を求める。
ri-2（ｚ）÷ri-1（ｚ）＝qi（ｚ）……ri（ｚ） Ui（ｚ）＝Ui-2（ｚ）＋Ui-1（ｚ）qi（ｚ） 但し、ri（ｚ）の次数より、ri-1（ｚ）の次数が大であ
る。この演算を繰り返し、ri（ｚ）の次数がｔより小さ
くなつたら、演算を止める。この時、エラーロケーショ
ン多項式σ（ｚ）及びエラーエバリユエーシヨン多項式
ω（ｚ）は、下式のように求められる。
る。この演算を繰り返し、ri（ｚ）の次数がｔより小さ
くなつたら、演算を止める。この時、エラーロケーショ
ン多項式σ（ｚ）及びエラーエバリユエーシヨン多項式
ω（ｚ）は、下式のように求められる。
σ（ｚ）＝Ui（ｚ）/Ui（０） ω（ｚ）＝ri（ｚ）/Ui（０） 上述のアルゴリズムを実現するための従来の復号器は、
レジスタのシフト動作が必要であつた。シフト動作を行
なうハードウエアとしては、データバスに複数のレジス
タを接続し、シフトしたいレジスタからデータバスにデ
ータを取り出し、隣のレジスタに書込む構成が知られて
いる。この方法では、シフトするレジスタの数だけ、ス
テツプが必要となる欠点がある。他のハードウエアとし
ては、複数のレジスタの段間にデータセレクタを挿入
し、データバスからのデータと前段のレジスタからのデ
ータとをデータセレクタにより選択できるようにし、シ
フト動作の時は、前段のレジスタからのデータを選択す
る構成がある。このハードウエアによれば、シフト動作
を１ステツプで行なうことができるが、データセレクタ
のためにハードウエアの規模が大きくなる問題が生じ
る。これらの理由により、復号器を実現するうえでは、
シフト動作を必要としないことが好ましい。
レジスタのシフト動作が必要であつた。シフト動作を行
なうハードウエアとしては、データバスに複数のレジス
タを接続し、シフトしたいレジスタからデータバスにデ
ータを取り出し、隣のレジスタに書込む構成が知られて
いる。この方法では、シフトするレジスタの数だけ、ス
テツプが必要となる欠点がある。他のハードウエアとし
ては、複数のレジスタの段間にデータセレクタを挿入
し、データバスからのデータと前段のレジスタからのデ
ータとをデータセレクタにより選択できるようにし、シ
フト動作の時は、前段のレジスタからのデータを選択す
る構成がある。このハードウエアによれば、シフト動作
を１ステツプで行なうことができるが、データセレクタ
のためにハードウエアの規模が大きくなる問題が生じ
る。これらの理由により、復号器を実現するうえでは、
シフト動作を必要としないことが好ましい。
「発明の目的」 この発明の目的は、レジスタのシフト動作が必要とされ
ないBCH符号の復号装置の提供を目的とするものであ
る。この発明に依れば、復号器のハードウエアを簡略化
できると共に、復号速度の向上を図ることができる。
ないBCH符号の復号装置の提供を目的とするものであ
る。この発明に依れば、復号器のハードウエアを簡略化
できると共に、復号速度の向上を図ることができる。
「発明の概要」 この発明は、第１及び第２のレジスタ群の内容を被除数
及び除数に対応させ、第１及び第２のレジスタ群の内容
を用いてユークリッドの互除法により、エラーロケーシ
ョン多項式及びエラーエバリュエーション多項式を求め
るようにしたBCH符号の復号装置において、 第１及び第２のレジスタ群の各レジスタの値が供給され
て積和演算を行い、演算結果をレジスタに書き込む演算
手段と、 それぞれのレジスタ群における境界の位置を示す指示手
段と、 ゼロ検出手段と、 第１及び第２のレジスタ群と、演算手段と、指示手段の
動作を制御する制御手段とを有し、 制御手段は、 第１のレジスタ群の初期値として（1,100・・・00）
（但し、，はＵとｒの境界の位置を示す）を設定し、 第２のレジスタ群の初期値として（00,S（ｚ））（但
し、，はＵとＳ（ｚ）の境界の位置を示し、Ｓ（ｚ）は
シンドローム多項式を示す）を設定し、（ａ）各レジス
タ群における境界位置の右側のレジスタの除算を行い、 （ｂ）境界位置の右側においては、一方のレジスタ群の
レジスタの値に除算結果を乗算し、対応する他方のレジ
スタの値に加算した値を該他方のレジスタに書き込み、 （ｃ）境界位置の左側においては、他方のレジスタ群の
レジスタの値に除算結果を乗算し、対応する一方のレジ
スタの値に加算した値を該一方のレジスタに書き込み、 （ｄ）ゼロ検出手段によって、境界位置の右側のレジス
タの値が０となったことが検出されるとき、０でない位
置まで該境界の位置を右側にずらし、 （ａ）から（ｄ）の処理を繰り返し行うものであること
を特徴とするBCH符号の復号装置である。
及び除数に対応させ、第１及び第２のレジスタ群の内容
を用いてユークリッドの互除法により、エラーロケーシ
ョン多項式及びエラーエバリュエーション多項式を求め
るようにしたBCH符号の復号装置において、 第１及び第２のレジスタ群の各レジスタの値が供給され
て積和演算を行い、演算結果をレジスタに書き込む演算
手段と、 それぞれのレジスタ群における境界の位置を示す指示手
段と、 ゼロ検出手段と、 第１及び第２のレジスタ群と、演算手段と、指示手段の
動作を制御する制御手段とを有し、 制御手段は、 第１のレジスタ群の初期値として（1,100・・・00）
（但し、，はＵとｒの境界の位置を示す）を設定し、 第２のレジスタ群の初期値として（00,S（ｚ））（但
し、，はＵとＳ（ｚ）の境界の位置を示し、Ｓ（ｚ）は
シンドローム多項式を示す）を設定し、（ａ）各レジス
タ群における境界位置の右側のレジスタの除算を行い、 （ｂ）境界位置の右側においては、一方のレジスタ群の
レジスタの値に除算結果を乗算し、対応する他方のレジ
スタの値に加算した値を該他方のレジスタに書き込み、 （ｃ）境界位置の左側においては、他方のレジスタ群の
レジスタの値に除算結果を乗算し、対応する一方のレジ
スタの値に加算した値を該一方のレジスタに書き込み、 （ｄ）ゼロ検出手段によって、境界位置の右側のレジス
タの値が０となったことが検出されるとき、０でない位
置まで該境界の位置を右側にずらし、 （ａ）から（ｄ）の処理を繰り返し行うものであること
を特徴とするBCH符号の復号装置である。
「実施例」 以下、この発明の一実施例の復号処理について説明す
る。この一実施例は、（ｔ＝３）で、GF（24）上のリー
ドソロモン符号に対してこの発明を適用したものであ
る。
る。この一実施例は、（ｔ＝３）で、GF（24）上のリー
ドソロモン符号に対してこの発明を適用したものであ
る。
第１図において、31は、各４ビツトの（2t＋２＝８）個
のレジスタからなるレジスタ群を示し、32は、各４ビツ
トの８個のレジスタからなるレジスタ群を示す。これら
のレジスタ群31,32の各レジスタの内容は、バスバツフ
ア及びデータバスを介してGF（24）の演算回路に供給さ
れると共に、演算結果がデータバス及びバスバツフアを
介して各レジスタに供給される。
のレジスタからなるレジスタ群を示し、32は、各４ビツ
トの８個のレジスタからなるレジスタ群を示す。これら
のレジスタ群31,32の各レジスタの内容は、バスバツフ
ア及びデータバスを介してGF（24）の演算回路に供給さ
れると共に、演算結果がデータバス及びバスバツフアを
介して各レジスタに供給される。
第１図Ａは、レジスタ群31及び32に初期値がセツトされ
た状態である。αは、（x4＋ｘ＋１＝０）の根で、（α
15＝１）であり、０及び１は、夫々GF（24）上の零元及
び単位元である。レジスタ群31には、初期値として、
（Uo（ｚ）＝1,r-1（ｚ）＝z6）即ち（1,1000000）がセ
ツトされる。レジスタ群32には、初期値として、（U-1
（ｚ）＝0,S（ｚ）がセツトされる。コンマ「，」は、
データの位置情報であつて、初期状態では、レジスタ群
31におけるコンマは、Ｕとｒとの境界を表わし、レジス
タ群32におけるコンマは、ＵとＳ（ｚ）の境界を表わし
ている。この第１図に示す例では、シンドローム多項式
の一例として下記のものを想定している。
た状態である。αは、（x4＋ｘ＋１＝０）の根で、（α
15＝１）であり、０及び１は、夫々GF（24）上の零元及
び単位元である。レジスタ群31には、初期値として、
（Uo（ｚ）＝1,r-1（ｚ）＝z6）即ち（1,1000000）がセ
ツトされる。レジスタ群32には、初期値として、（U-1
（ｚ）＝0,S（ｚ）がセツトされる。コンマ「，」は、
データの位置情報であつて、初期状態では、レジスタ群
31におけるコンマは、Ｕとｒとの境界を表わし、レジス
タ群32におけるコンマは、ＵとＳ（ｚ）の境界を表わし
ている。この第１図に示す例では、シンドローム多項式
の一例として下記のものを想定している。
r0（ｚ）＝Ｓ（ｚ）＝α7z5＋α7z4＋α11z3 ＋α11z2＋α14z＋α4 ユークリツドの互除法を用いて、エラーロケーション多
項式σ（ｚ）及びエラーエバリュエーシヨン多項式ω
（ｚ）を求めるには、下記のような（ri-2（ｚ）÷ri-1
（ｚ）＝qi（ｚ）…ri（ｚ）の演算がなされる。
項式σ（ｚ）及びエラーエバリュエーシヨン多項式ω
（ｚ）を求めるには、下記のような（ri-2（ｚ）÷ri-1
（ｚ）＝qi（ｚ）…ri（ｚ）の演算がなされる。
r-1（ｚ）÷r0（ｚ）＝q1（ｚ）……r1（ｚ） q1（ｚ）＝α8z＋α8 r1（ｚ）＝αz4＋α3z2＋α2z＋α12 r0（ｚ）÷r1（ｚ）＝q2（ｚ）……r2（ｚ） q2（ｚ）＝α6z6＋α6 r2（ｚ）＝α2z3＋z2＋α2z＋α7 r1（ｚ）÷r2（ｚ）＝q3（ｚ）……r3（ｚ） q3（ｚ）α14z＋α12 r3（ｚ）＝α8z2＋ｚ＋α6 この演算は、第２図に示すような計算で表わすことがで
きる。r3（ｚ）の次数が（ｔ＝３）より小となつたの
で、上述の演算は、この段階で終えられる。
きる。r3（ｚ）の次数が（ｔ＝３）より小となつたの
で、上述の演算は、この段階で終えられる。
また、下記に示すように、（Ui（ｚ）＝Ui-2（ｚ）＋U
i-1（ｚ）qi（ｚ））の演算が行なわれる。
i-1（ｚ）qi（ｚ））の演算が行なわれる。
U1（ｚ）＝U-1（ｚ）＋U0（ｚ）q1（ｚ）＝α8z＋α8 U2（ｚ）＝U0（ｚ）＋U1（ｚ）q2（ｚ）＝α14z2＋α3 U3（ｚ）＝U1（ｚ）＋U2（ｚ）q3（ｚ） ＝α13z3＋α11z2＋ｚ＋α2 そして、 σ（ｚ）＝U3（ｚ）／U3（０）＝U3（ｚ）／α2 ＝α11z3＋α9z2＋α13z＋１ ω（ｚ）＝r3（ｚ）／U3（０）＝r3（ｚ）／α2 ＝α6z2＋α13z＋α4 により、エラーロケーシヨン多項式σ（ｚ）及びエラー
エバリユエーシヨン多項式ω（ｚ）が求まる。
エバリユエーシヨン多項式ω（ｚ）が求まる。
上述のri（ｚ）及びUi（ｚ）を求めるために、レジスタ
群31及び32が用いられる。レジスタ群31の各レジスタの
内容を右側から順に、T0，T1，T2，……T7とし、レジス
タ群32の各レジスタの内容を右側から順にB0，B1，B2，
……B7とする。
群31及び32が用いられる。レジスタ群31の各レジスタの
内容を右側から順に、T0，T1，T2，……T7とし、レジス
タ群32の各レジスタの内容を右側から順にB0，B1，B2，
……B7とする。
第１図Ａに示すように各レジスタに初期値を設定した後
に、レジスタ群31及び32のコンマの位置の右側のレジス
タの内容T6及びB5の値を演算回路に供給して除算を行な
いＡの値を求め、保持する。第１図Ａでは、（Ａ＝１÷
α7＝α8）となる。このＡをレジスタ群32の各レジスタ
の内容に乗算し、その乗算出力にレジスタ群31の対応す
るレジスタ（上側のレジスタ）の内容Tiを加算し、この
加算出力をレジスタ群31に書込む。第１図Ａの最も右側
の１対のレジスタT1及びB0では、０及びα4が演算回路
に供給され、 （α3×α4＋０＝α12）が求められ、これが第１図Ｂに
示すように、レジスタ群31の右端から２番目のレジスタ
T1に書き込まれる。即ち、レジスタ群31及び32のコンマ
の位置の差をａとすると、レジスタ群31には、（Ti＋Ａ
×Bi-a）又は（Ti＋Ａ×Bi+a）の結果がレジスタTiに書
込まれる。
に、レジスタ群31及び32のコンマの位置の右側のレジス
タの内容T6及びB5の値を演算回路に供給して除算を行な
いＡの値を求め、保持する。第１図Ａでは、（Ａ＝１÷
α7＝α8）となる。このＡをレジスタ群32の各レジスタ
の内容に乗算し、その乗算出力にレジスタ群31の対応す
るレジスタ（上側のレジスタ）の内容Tiを加算し、この
加算出力をレジスタ群31に書込む。第１図Ａの最も右側
の１対のレジスタT1及びB0では、０及びα4が演算回路
に供給され、 （α3×α4＋０＝α12）が求められ、これが第１図Ｂに
示すように、レジスタ群31の右端から２番目のレジスタ
T1に書き込まれる。即ち、レジスタ群31及び32のコンマ
の位置の差をａとすると、レジスタ群31には、（Ti＋Ａ
×Bi-a）又は（Ti＋Ａ×Bi+a）の結果がレジスタTiに書
込まれる。
また、レジスタ群31の左端側からコンマの位置まで、
（Bi＋Ａ×Ti+a）の演算が演算回路によりなされ、その
出力がレジスタ群32のレジスタBiにセットされる。従っ
て、第１図Ｂのように、α8がB6にセットされる。コン
マの位置は、コンマの右側のレジスタの内容が０となる
と、０でない位置までずらされる。コンマの位置はカウ
ンタにより指示される。この第１図Ｂに示す状態でT5及
びB5が演算回路に供給されて（Ａ＝１÷α7＝α8）が求
められ、上述と同様の演算及びレジスタの書き替えがな
される。そして、第１図Ｃに示すように、r1（ｚ）及び
U1（ｚ）が求められる。
（Bi＋Ａ×Ti+a）の演算が演算回路によりなされ、その
出力がレジスタ群32のレジスタBiにセットされる。従っ
て、第１図Ｂのように、α8がB6にセットされる。コン
マの位置は、コンマの右側のレジスタの内容が０となる
と、０でない位置までずらされる。コンマの位置はカウ
ンタにより指示される。この第１図Ｂに示す状態でT5及
びB5が演算回路に供給されて（Ａ＝１÷α7＝α8）が求
められ、上述と同様の演算及びレジスタの書き替えがな
される。そして、第１図Ｃに示すように、r1（ｚ）及び
U1（ｚ）が求められる。
次に、再び、第１図A,第１図B,第１図Ｃの順序でなされ
た除算動作と同様の除算動作が第１図C,第１図D,第１図
Ｅに示すようになされる。ここで、第１図Ｃに示すおう
に、レジスタ群31及び32の夫々のコンマの位置が逆転し
ているので、レジスタ群31の各レジスタの内容がBiとさ
れ、レジスタ群32の各レジスタの内容がTiとされて処理
がなされる。したがって、第１図Ｃの状態では、T5及び
B4が演算回路に供給されて（Ａ＝α7÷α＝α6）が求め
られる。また、第１図Ｃの最も右側の１対のレジスタT1
及びB0では、α14及びα12が演算回路に供給され、α12
×α6＋α14＝１が求められ、レジスタ群32のレジスタT
1に書き込まれる。コンマの左側においては、演算回路
により（Bi＋Ａ×Ti+a）が求められ、その出力がレジス
タ群31のBiに書き込まれる。以後、第１図Ｅに示す状態
で第２回目の除算が終了し、r2（ｚ）及びU2（ｚ）が求
まる。レジスタ群31及び32の内容は、第２図に示す演算
過程と対応している。
た除算動作と同様の除算動作が第１図C,第１図D,第１図
Ｅに示すようになされる。ここで、第１図Ｃに示すおう
に、レジスタ群31及び32の夫々のコンマの位置が逆転し
ているので、レジスタ群31の各レジスタの内容がBiとさ
れ、レジスタ群32の各レジスタの内容がTiとされて処理
がなされる。したがって、第１図Ｃの状態では、T5及び
B4が演算回路に供給されて（Ａ＝α7÷α＝α6）が求め
られる。また、第１図Ｃの最も右側の１対のレジスタT1
及びB0では、α14及びα12が演算回路に供給され、α12
×α6＋α14＝１が求められ、レジスタ群32のレジスタT
1に書き込まれる。コンマの左側においては、演算回路
により（Bi＋Ａ×Ti+a）が求められ、その出力がレジス
タ群31のBiに書き込まれる。以後、第１図Ｅに示す状態
で第２回目の除算が終了し、r2（ｚ）及びU2（ｚ）が求
まる。レジスタ群31及び32の内容は、第２図に示す演算
過程と対応している。
第１図E,第１図Ｆ及び第１図Ｇは、３回目の除算動作を
行なう時のレジスタ群31及び32の内容を示し、第１図Ｇ
に示すようにr3（ｚ）及びU3（ｚ）が求まる。この時、
レジスタ群31のコンマの位置から、r3（ｚ）の次数が
（ｔ＝３）より小さくなつたことが検出され、レジスタ
群31及び32の内容から、前述のように、エラーロケーシ
ヨン多項式及びエラーエバリユエーシヨン多項式を求め
ることができる。
行なう時のレジスタ群31及び32の内容を示し、第１図Ｇ
に示すようにr3（ｚ）及びU3（ｚ）が求まる。この時、
レジスタ群31のコンマの位置から、r3（ｚ）の次数が
（ｔ＝３）より小さくなつたことが検出され、レジスタ
群31及び32の内容から、前述のように、エラーロケーシ
ヨン多項式及びエラーエバリユエーシヨン多項式を求め
ることができる。
即ち、レジスタ群31の最も右から３つめまでのレジスタ
の値がr3（ｚ）を表し、レジスタ群32の最も左側のレジ
スタの値がU3（０）を表し、また、レジスタ群32の最も
左からコンマの位置までのレジスタの値がU3（ｚ）を表
しており、前述した式σ（ｚ）＝U3（ｚ）／U3（０）及
びω（ｚ）＝r3（ｚ）／U3（０）を演算することによ
り、エラーロケーション多項式σ（ｚ）及びエラーエバ
リュエーション多項式ω（ｚ）が求められる。
の値がr3（ｚ）を表し、レジスタ群32の最も左側のレジ
スタの値がU3（０）を表し、また、レジスタ群32の最も
左からコンマの位置までのレジスタの値がU3（ｚ）を表
しており、前述した式σ（ｚ）＝U3（ｚ）／U3（０）及
びω（ｚ）＝r3（ｚ）／U3（０）を演算することによ
り、エラーロケーション多項式σ（ｚ）及びエラーエバ
リュエーション多項式ω（ｚ）が求められる。
上述のこの発明の一実施例によるリードソロモン符号の
復号器の構成を第３図に示す。
復号器の構成を第３図に示す。
第３図において、1,2,3,4,5,6,7,8は、夫々４ビツトの
レジスタを示し、これらのレジスタ１〜８によつてレジ
スタ群31が構成される。同様に、各４ビツトのレジスタ
9,10,11,12,13,14,15,16によつてレジスタ群32が構成さ
れる。レジスタの各々は、双方向のバスバツフアを介し
てデータバス17と接続されている。このデータバス17に
は、GF（24）の演算回路18及びゼロ検出回路19が接続さ
れる。ゼロ検出回路19は、コンマの位置をずらすための
検出データを発生する。
レジスタを示し、これらのレジスタ１〜８によつてレジ
スタ群31が構成される。同様に、各４ビツトのレジスタ
9,10,11,12,13,14,15,16によつてレジスタ群32が構成さ
れる。レジスタの各々は、双方向のバスバツフアを介し
てデータバス17と接続されている。このデータバス17に
は、GF（24）の演算回路18及びゼロ検出回路19が接続さ
れる。ゼロ検出回路19は、コンマの位置をずらすための
検出データを発生する。
20は、レジスタ群31のコンマ位置と対応する出力を発生
するカウンタであり、21は、レジスタ群32のコンマ位置
と対応する出力を発生するカウンタである。カウンタ20
及び21の出力が演算回路22に供給され、カウンタ20及び
21の出力の夫々が比較回路23及び24に供給される。減算
回路22は、２つのレジスタ群31及び32のコンマの位置関
係を検出するためのものである。比較回路23及び24は、
レジスタ群31及び32のコンマの位置から剰余ri（ｚ）の
次数がｔより小さくなることを検出するためのものであ
る。
するカウンタであり、21は、レジスタ群32のコンマ位置
と対応する出力を発生するカウンタである。カウンタ20
及び21の出力が演算回路22に供給され、カウンタ20及び
21の出力の夫々が比較回路23及び24に供給される。減算
回路22は、２つのレジスタ群31及び32のコンマの位置関
係を検出するためのものである。比較回路23及び24は、
レジスタ群31及び32のコンマの位置から剰余ri（ｚ）の
次数がｔより小さくなることを検出するためのものであ
る。
ゼロ検出回路19、減算回路22、比較回路23及び24の夫々
の出力がジヤンプ先指定用のROM25に供給される。レジ
スタ１〜16、レジスタ１〜16の夫々に付加されているバ
スバツフア、演算回路18などの制御を行なうコントロー
ル信号は、プログラムROM26から読出されるマイクロ命
令をコマンドデコーダ27によつて解読することで発生す
る。プログラムROM26には、プログラムカウンタ28から
アドレスが供給される。プログラムカウンタ28には、ジ
ヤンプ先指定用のROM25からのジヤンプアドレスが供給
される。ゼロ検出回路19などの出力がジヤンプアドレス
を発生させるためのコンデイシヨンデータとして用いら
れる。
の出力がジヤンプ先指定用のROM25に供給される。レジ
スタ１〜16、レジスタ１〜16の夫々に付加されているバ
スバツフア、演算回路18などの制御を行なうコントロー
ル信号は、プログラムROM26から読出されるマイクロ命
令をコマンドデコーダ27によつて解読することで発生す
る。プログラムROM26には、プログラムカウンタ28から
アドレスが供給される。プログラムカウンタ28には、ジ
ヤンプ先指定用のROM25からのジヤンプアドレスが供給
される。ゼロ検出回路19などの出力がジヤンプアドレス
を発生させるためのコンデイシヨンデータとして用いら
れる。
「発明の効果」 この発明に依れば、初期値の設定を従来のものと異なら
せることにより、レジスタのシフト動作を行なわずに、
エラーロケーシヨン多項式及びエラーエバリユエーシヨ
ン多項式を求めることができる。したがつて、この発明
に依れば、復号器の回路規模が大規模になつたり、復号
のためのステップ数が増大する問題点を解決することが
できる。
せることにより、レジスタのシフト動作を行なわずに、
エラーロケーシヨン多項式及びエラーエバリユエーシヨ
ン多項式を求めることができる。したがつて、この発明
に依れば、復号器の回路規模が大規模になつたり、復号
のためのステップ数が増大する問題点を解決することが
できる。
第１図はこの発明の一実施例の説明に用いるレジスタの
内容の変化を示す略線図、第２図はこの発明の一実施例
の説明に用いる演算過程を示す略線図、第３図はこの発
明が適用された復号器の一例のブロツク図である。 17……データバス、18……演算回路、26……プログラム
ROM、31,32……レジスタ群。
内容の変化を示す略線図、第２図はこの発明の一実施例
の説明に用いる演算過程を示す略線図、第３図はこの発
明が適用された復号器の一例のブロツク図である。 17……データバス、18……演算回路、26……プログラム
ROM、31,32……レジスタ群。
Claims (1)
- 【請求項１】第１及び第２のレジスタ群の内容を被除数
及び除数に対応させ、上記第１及び第２のレジスタ群の
内容を用いてユークリッドの互除法により、エラーロケ
ーション多項式及びエラーエバリュエーション多項式を
求めるようにしたBCH符号の復号装置において、 上記第１及び第２のレジスタ群の各レジスタの値が供給
されて積和演算を行い、演算結果を上記レジスタに書き
込む演算手段と、 上記それぞれのレジスタ群における境界の位置を示す指
示手段と、 ゼロ検出手段と、 上記第１及び第２のレジスタ群と、上記演算手段と、上
記指示手段の動作を制御する制御手段とを有し、 上記制御手段は、 上記第１のレジスタ群の初期値として（1,100・・・0
0）（但し、，はＵとｒの境界の位置を示す）を設定
し、 上記第２のレジスタ群の初期値として（00,S（ｚ））
（但し、，はＵとＳ（ｚ）の境界の位置を示し、Ｓ
（ｚ）はシンドローム多項式を示す）を設定し、 （ａ）各レジスタ群における境界位置の右側のレジスタ
の値の除算を行い、 （ｂ）上記境界位置の右側においては、一方のレジスタ
群のレジスタの値に上記除算結果を乗算し、対応する他
方のレジスタの値に加算した値を該他方のレジスタに書
き込み、 （ｃ）上記境界位置の左側においては、他方のレジスタ
群のレジスタの値に上記除算結果を乗算し、対応する一
方のレジスタの値に加算した値を該一方のレジスタに書
き込み、 （ｄ）上記ゼロ検出手段によって、上記境界位置の右側
のレジスタの値が０となったことが検出されるとき、０
でない位置まで該境界の位置を右側にずらし、上記
（ａ）から（ｄ）の処理を繰り返し行うものであること
を特徴とするBCH符号の復号装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25144383A JPH071876B2 (ja) | 1983-12-29 | 1983-12-29 | Ｂｃｈ符号の復号装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25144383A JPH071876B2 (ja) | 1983-12-29 | 1983-12-29 | Ｂｃｈ符号の復号装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60143027A JPS60143027A (ja) | 1985-07-29 |
| JPH071876B2 true JPH071876B2 (ja) | 1995-01-11 |
Family
ID=17222904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25144383A Expired - Lifetime JPH071876B2 (ja) | 1983-12-29 | 1983-12-29 | Ｂｃｈ符号の復号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH071876B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4841300A (en) * | 1986-06-18 | 1989-06-20 | Mitsubishi Denki K.K. | Error correction encoder/decoder |
| JPS63111730A (ja) * | 1986-10-29 | 1988-05-17 | Sanyo Electric Co Ltd | 符号誤り検出回路 |
-
1983
- 1983-12-29 JP JP25144383A patent/JPH071876B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60143027A (ja) | 1985-07-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |