JP2699624B2 - 乗算器 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、Boothアルゴリズム方式を配した乗算器に
有用なデジタル演算回路に関するものである。

従来の技術 ここでまず、Boothのアルゴリズムについて、第２
図、第３図、第５図を用いながら説明する。従来のアレ
イ方式乗算器では、ｎビット長の乗数Ｙを入力するとｎ
列の部分積列が発生するのに対して、Boothアルゴリズ
ム方式を用いた乗算器においては、n/2列の部分積列し
か発生しないという利点がある。第２図は、４ビット×
４ビットの従来のBoothアルゴリズムの乗算器とし、第
３図は第２図部分積生成器52a、53a、54a、55a、52b、5
3b、54b、55bの真理値表、第５図は第２図部分積生成器
71a、71bの真理値表である。第２図における被乗数はMS
Bからx4、x3、x2、x1の４ビットの被乗数Ｘであり、乗
数ＹはＸと同様でMSBからy4、y3、y2、y1の４ビットの
乗数Ｙである。y0はBoothアルゴリズム方式における補
正ビットであり常に“0"が入力されている。Boothのア
ルゴリズムにおいて、y2、y1、y0のように乗数Ｙの相続
く３ビットの値を以下の（式１）に代入し計算すると、
（式１）の計算結果は「０、±１、±２」のいずれかを
とる。

y_2i＋y_2i+1−2y_2i+2 （式１） この（式１）の計算結果により、乗数Ｙの相続く３ビッ
トの値は、第３図に示されている様に、被乗数Ｘの演算
方法により「±０、±Ｘ、±2X」に分類される。ここ
で、「±０」とは被乗数Ｘの±０倍、「±Ｘ」とは被乗
数Ｘの±１倍、「±2X」とは被乗数Ｘの±２倍をとるこ
とを示している。すなわち、ここで数表示は２の補数表
示であるので、「−Ｘ」とは、被乗数Ｘの否定をつく
り、その部分積列のLSBである２の０乗ビットに１を加
えることを示している。また「2X」とは、被乗数Ｘの２
倍、すなわち１ビットシフトすることを示している。こ
れより、例えばBoothのエンコーダの出力が、「−2X」
の場合には、被乗数Ｘの否定をつくり、その部分積列の
LSBである２の０乗ビットに１を加え、さらに１ビット
シフトを施す動作を必要とする。

第３図の1x、2xは、部分積生成器に入力される被乗数
Ｘの内の１ビット分の入力を示しており、今、部分積列
のｋビット目の部分積生成器に注目すると、前記部分積
器の入力1xには被乗数Ｘのｋビット目が、入力2xには被
乗数Ｘの（ｋ−１）ビット目が入力される。第３図のXY
は、部分積生成器の出力を示している。

第１図、第２図のエンコーダ3a、3bでは、第３図にあ
るように、エンコーダ出力ESは、演算方法が「０、Ｘ、
2X」のときES＝０、「−０、−Ｘ、−2X」のときES＝１
をとる符号信号、エンコーダ出力E1Xは、演算方法が
「±０、±2X」のときE1X＝０、「±Ｘ」のときE1X＝１
をとる±Ｘ信号、エンコーダ出力E2Xは、演算方法が
「±０、±Ｘ」のときE2X＝０、「±2X」のときE2X＝１
をとる±2X信号である。

第２図は、従来のBoothアルゴリズム方式の乗算器の
一構成例を示すブロック図である。１は部分積生成部、
２は加算部、3a、3bはBoothのエンコーダ、71a、71bは
各部分積列の２の０乗ビットの部分積生成器、52a、53
a、54a、55a、52b、53b、54b、55bは前記部分積生成器7
1a、71b以外の部分積生成器、8a、8bはエンコーダ3a、3
bの結果が「−０」［−Ｘ」を表現しているとき、すな
わちES＝１かつE2X＝０のときに２の補数生成のために
２の０乗ビット2aと２の２乗ビット2cに１を出力する信
号線、9a、9bは前記信号線8a、8bに“1"か“0"の信号を
生成するための補数制御回路、10a、10bはエンコーダ3
a、3bの結果が「−2X」を表現しているとき、すなわちE
S＝１かつE2X＝１のときに２の補数生成のために２の１
乗ビット2bと２の３乗ビット2dに１を出力する信号線、
11は前記信号線10a、10bに“1"か“0"の信号を生成する
ための補数制御回路である。

次に第２図、第３図、第５図を用いて従来のBoothア
ルゴリズム方式の乗算器の動作について、被乗数Ｘがx
4、x3、x2、x1の順に“1010"、乗数Ｙがy4、y3、y2、y1
の順に“1001"の場合を例に挙げて具体的に説明する。y
0は常に“0"の固定値である。

まず第２図のBoothのエンコーダ3aに（y2、y1、y0）
＝（０、１、０）を入力すると第３図より、Ｘの演算方
法が「Ｘ」となるようなエンコーダの３出力がES＝０、
E1X＝１、E2X＝０に決定する。これより、部分積生成器
71aの出力は被乗数入力1x＝x1＝０であるため、第５図
より部分積生成器71aからの部分積結果XY＝０となり加
算部２の２の０乗ビット2aに入力される。また部分積生
成器52aの出力は被乗数入力1x＝x2＝１であるため、第
３図より部分積生成器52aからの部分積結果XY＝１とな
り加算部２の２の１乗ビット2bに入力される。部分積生
成器53a、54a、55aの部分積結果についても同様であ
る。信号線8a、10aは演算方法が「ｘ」のためそれぞれ
２の０乗ビット2a、２の１乗ビット2bに“0"が入力され
る。

次に第２図のBoothのエンコーダ3bに（y4、y3、y2）
＝（１、０、０）を入力すると第３図より、Ｘの演算方
法が「−2X」となるようなエンコーダの３出力がES＝
１、E1X＝０、E2X＝１に決定する。これより、部分積生
成器71bの出力は、第５図より被乗数入力によらず部分
積結果XY＝０となり加算部２の２の２乗ビット2cに入力
される。また部分積生成器52bの出力は被乗数入力2x＝x
1＝０であるため、第３図より部分積生成器52bからの部
分積結果XY＝１となり加算部２の２の３乗ビット2dに入
力される。部分積生成器53b、54b、55bの部分積結果に
ついても同様である。信号線8b、10bは演算方法が「−2
X」のためES、E2X＝１より信号線8b＝０、信号線10b＝
１となり、信号線8bは２の２乗ビット2cに、信号線10b
は２の３乗ビット2dに入力される。

従来のBoothアルゴリズム方式を用いた乗算器の場
合、２の補正生成のための信号線8a、8bおよび10a、10b
を生成する共に、加算部２での部分積の加算時にそれぞ
れのビットの部分積と前記４信号を加算しなければなら
ない。そのため、上記補数制御回路９および11とそれら
を加算部２で加算する回路が必要である。

発明が解決しようとする課題 このように、従来のBoothアルゴリズム方式を配した
乗算器では、第２図の加算部２に、部分積生成部１の部
分積と共に信号線8a、8bおよび10a、10bも加算しなけれ
ばならず、加算部２における加算回路が増加する。また
前記信号線8a、8bおよび10a、10bを生成するための補数
制御回路9a、9bおよび11a、11bが必要である。これらの
要因により従来は、回路規模ならびに演算時間の増加と
いう問題があった。本発明は上記課題を解決するもの
で、回路規模ならびに演算時間を削減したBoothアルゴ
リズム方式乗算器を提供することを目的としている。

課題を解決するための手段 本発明のBoothアルゴリズム方式乗算器は、ｎビット
長の乗数Ｙを入力するとn/2列の部分積列を作るため
に、被乗数Ｘの２の補数を作るときに“1"、２の補数を
作らないときに“0"をとる符号信号と、被乗数Ｘの±１
倍を作るときに“1"、±０倍と±２倍を作るときに“0"
をとる±Ｘ信号と、被乗数Ｘの±２倍を作るときに
“1"、±０倍と±１倍を作るときに“0"をとる±2X信号
の３信号を出力するBoothのエンコーダを配し、前記n/2
列の部分積列の内の一部分列に対して、前記エンコーダ
出力が「−2X」を表現するとき、すなわち符号信号が
“1"、±Ｘ信号が“0"、±2X信号が“1"をとるとき、符
号信号の出力“1"との和により部分積列の２の１乗ビッ
トに１を付加できる、符号信号と±Ｘ信号と被乗数Ｘの
３入力から部分積を生成する部分積生成器を部分積列の
２の０乗ビットの位置に設けている。

作用 本発明は上記した構成により、各部分積列の２の０乗
ビットの部分積生成器では、Boothのエンコーダの結果
が「−０、−Ｘ」のときES＝１であり、前記信号を直接
２の０乗ビットの部分積生成器41a、41bの出力と加算す
れば２の補数が生成でき、２の０乗ビットに補数生成の
ための回路が不必要である。またBoothのエンコーダの
結果が「−2X」のとき、符号信号ESと２の０乗ビットの
部分積生成器４の出力の２信号の加算結果の桁上がりに
より、２の１乗ビットに１を付加可能となる。そのた
め、２の１乗ビットに１を付加する回路およびそれを加
算部で加算する回路が不必要となる。以上の結果、本発
明により、回路規模ならびに演算時間を削減できる。

実施例 第１図は、この発明の乗算器の一実施例を示すブロッ
ク図である。第１図において、１は部分積生成部、２は
加算部、3a、3bはBoothのエンコーダ、41a、41bは各部
分積列の２の０乗ビットの部分積生成器、52a、53a、54
a、55a、52b、53b、54b、55bは上記部分積生成器41a、4
1b以外の部分積生成器の部分積生成器、6a、6bは被乗数
Ｘの２の補数を作る場合に各部分列の２の０乗ビットに
１を付加する信号線である。これらの、１、２、3a、3b
および52a、53a、54a、55a、52b、53b、54b、55bの構成
要素は、第２図の従来例と同様である。

上記構成において、以下に動作を説明する。まず、乗
数Ｙの相続く３ビットのBoothのエンコーダ3a、3bに入
力すると、演算方法が「−０、−Ｘ、−2X」の時に１が
たつ符号信号ESと、演算方法が「±Ｘ」の時に１がたつ
±Ｘ信号E1X、演算方法が「±2X」の時に１がたつ±2X
信号E2Xの３種類の出力が得られる。次に、その出力結
果を部分積生成器41a、41bおよび52a、53a、54a、55a、
52b、53b、54b、55bに入力し、その結果と信号線6a、6b
を加算部２に入力することによって乗算結果を得る。

信号線6a、6bはエンコーダ3a、3bの出力の内の１つで
ある符号信号ESであり、「−０、−Ｘ、−2X」のとき２
の補数生成のために部分積列の０乗ビットに１を付加す
る信号線である。

ここで、第１図部分積生成器41a、41bについて、第４
図を用いながら説明する。第４図は、第１図部分積生成
器41a、41bの真理値表である。表中の記号は、第３図と
同じである。ただし、第１図部分積生成器41a、41bは、
被乗数Ｘの2xとエンコーダ出力信号E2Xの２入力はな
い。第５図と第４図で部分積結果XYが異なるのは、「−
2X」のときである。すなわち「−2X」のとき、部分積生
成器41a、41bに１が出力されるように設計されている。
その結果、「−2X」のとき、部分積列の２の０乗ビット
では、加算部２における信号線6aもしくは6bと部分積生
成器41aもしくは41bとの和により、部分積列の２の１乗
ビットに１が送られる。このようにすることにより、演
算方法「−2X」の２の補正生成の動作を実現している。

次に、第１図、第３図、第４図を用いて本発明のBoot
hアルゴリズム方式の乗算器の動作について、被乗数Ｘ
がx4、x3、x2、x1の順に“1010"、乗数Ｙがy4、y3、y
2、y1の順に“1001"の場合を例に挙げて具体的に説明す
る。y0は常に“0"の固定値である。

まず第１図のBoothのエンコーダ3aに（y2、y1、y0）
＝（０、１、０）を入力すると第３図より、Ｘの演算方
法が「Ｘ」となるようなエンコーダの３出力がES＝０、
E1X＝１、E2X＝０に決定する。これより、部分積生成器
41aの出力は被乗数入力1x＝x1＝０であるため、第４図
より部分積生成器41aからの部分積結果XY＝０となり加
算部２の２の０乗ビット2aに入力される。また部分積生
成器52aの出力は被乗数入力1x＝x2＝１であるため、第
３図より部分積生成器52aからの部分積結果XY＝１とな
り加算部２の２の１乗ビット2bに入力される。部分積生
成器53a、54a、55aの部分積結果についても同様であ
る。信号線6aはエンコーダの出力ES＝０のため２の０乗
ビット2aに“0"が入力される。

次に第２図のBoothのエンコーダ3bに（y4、y3、y2）
＝（１、０、０）を入力すると第３図より、Ｘの演算方
法が「−2X」となるようなエンコーダの３出力がES＝
１、E1X＝０、E2X＝１に決定する。これより、部分積生
成器41bの出力は、第４図より被乗数入力によらず部分
積結果XY＝１となり加算部２の２の２乗ビット2cに入力
される。また２部分積生成器52bの出力は被乗数入力2x
＝x1＝０であるため、第３図より部分積生成器52bから
の部分積結果XY＝１となり加算部２の２の３乗ビット2d
に入力される。部分積生成器53b、54b、55bの部分積結
果についても同様である。信号線6bは、エンコーダの出
力ES＝１のため２の２乗ビット2cに“1"が入力される。

発明の効果 以上の実施例から明らかなように、本発明によれば、
各部分積列の２の０乗ビットの部分積生成器において、
Boothのエンコーダの結果が「−０、−Ｘ」のときES＝
１であり、その信号を直接２の０乗ビットの部分積生成
器の出力と加算することにより２の補数が生成でき、２
の０乗ビットに補数生成のための回路が不必要である。
さらにBoothのエンコーダの結果が「−2X」のとき、符
号信号ESと２の０乗ビットの部分積生成器の出力の２信
号の加算により、２の１乗ビットに１を付加可能とな
る。そのため、２の１乗ビットを付加する回路および前
記回路からの出力を加算部で加算する回路が不必要とな
る。この結果、回路規模ならびに演算時間を削減でき、
きわめて有用なものである。

【図面の簡単な説明】

第１図は本発明の一実施例のBoothアルゴリズム方式乗
算器の構成を示すブロック図、第２図は従来のBoothア
ルゴリズム方式乗算器の構成を示すブロック図、第３図
は、第１図および第２図の部分積生成器52a、53a、54
a、55a、52b、53b、54b、55bの真理値表、第４図は、第
１図の部分積生成器41a、41bの真理値表、第５図は第２
図の部分積生成器71a、71bの真理値表である。 １……部分積生成部、２……加算部、3a、3b……Booth
のエンコーダ、41a、41b……部分積列の２の０乗ビット
の部分積生成器、6a、6b……被乗数Ｘの２の補数生成時
に部分積列の２の０乗ビットに１を付加する信号線、52
a、53a、54a、55a、52b、53b、54b、55b……部分積列の
２の１乗ビット以上の部分積生成器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒木 敏之 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 児玉 久 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 岡本 潔 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭62−22146（ＪＰ，Ａ) 特開 昭59−202542（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】Boothアルゴリズム方式を用いた乗算器に
   おいて、ｎビット長の乗数Ｙを入力するとn/2列の部分
   積列を作るために、被乗数Ｘの２の補数を作るときに
   “1"、２の補数を作らないときに“0"をとる符号信号
   と、被乗数Ｘの±１倍を作るときに“1"、±０倍と±２
   倍を作るときに“0"をとる±Ｘ信号と、被乗数Ｘの±２
   倍を作るときに“1"、±０倍と±１倍を作るときに“0"
   をとる±2X信号の３信号を出力するBoothのエンコーダ
   を配し、前記n/2列の部分積列の内の一部分列に対し
   て、前記エンコーダ出力が「−2X」を表現するとき、す
   なわち符号信号が“1"、±Ｘ信号が“0"、±2X信号が
   “1"をとるとき、符号信号の出力“1"との和により、部
   分積列の２の１乗ビットに１を付加する以下の３入力、
   符号信号と±Ｘ信号と被乗数Ｘから部分積を生成する部
   分積生成器を部分積列の２の０乗ビットの位置に設けた
   ことを特徴とする乗算器。