JPH05119969A - 積和演算器 - Google Patents

Abstract

(57)【要約】 【目的】積和演算における加算時の桁上げ伝搬時間を短
縮して、演算の高速化を図る。 【構成】入力信号１０１及び１０２が入力され、部分積
生成回路１０により、部分積１０４が生成される。桁上
げ保存型部分積加算回路１１は、この部分積１０４を加
算して和成分１０６及び桁上げ成分１０７を送出する。
和成分１０６及び桁上げ成分１０７は、入力信号１０３
との加算時のビット拡張に対応するため、符号補正回路
１３によって符号を補正されて３入力加算回路１２に入
力され、入力信号１０３と加算される。３入力加算回路
１２は積和演算結果１０８を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は積和演算器に関する。

【０００２】

【従来の技術】従来の積和演算器は、図５に示すような
構成をもつ。同図の演算器は、部分積生成回路１０にて
部分積１０４を生成し、これを桁上げ保存型部分積加算
回路１１にて加算して和成分１０６及び桁上げ成分１０
７を得る。２入力加算回路１４は、この和成分１０６及
び桁上げ成分１０７を加算することにより、入力信号１
０１及び１０２の乗算結果７０１を作り、２入力加算回
路１５へ送る。２入力加算回路１５は乗算結果７０１及
び入力信号１０３の加算を行い、積和演算結果１０８を
出力する。

【０００３】なお、２入力加算回路１５に入力される入
力信号１０３のビット数が、乗算結果７０１のビット数
よりも多い場合には、乗算結果７０１のビット数が入力
信号１０３のビット数と同じになるように、乗算結果７
０１の符号ビットを拡張して、２入力加算回路１５に入
力する。

【０００４】

【発明が解決しようとする課題】この従来の積和演算器
では、桁上げ保存型部分積加算回路１１によって生成さ
れた和成分１６及び桁上げ成分１７を２入力加算回路１
４で加算して乗算結果７０１を作り、次いでその乗算結
果７０１及び入力信号１０３を２入力加算回路１５で加
算して積和演算結果１０８を出力しており、２入力加算
回路１４及び１５での桁上げ伝搬により演算時間が長く
なるという問題点がある。

【０００５】

【課題を解決するための手段】本発明の積和演算器は、
第１の入力信号及び第２の入力信号の乗算における部分
積を生成する部分積生成回路と、該部分積生成回路によ
って生成された部分積を加算して和成分及び桁上げ成分
を送出する桁上げ保存型部分積加算回路と、前記和成分
及び前記桁上げ成分の符号に応じて符号の補正を示す補
正符号を発生する符号補正回路と、前記和成分、前記桁
上げ成分、前記補正符号、ならびに第３の入力信号の和
を求める３入力加算回路とを有する。

【０００６】

【実施例】次に、本発明について図面を参照して説明す
る。

【０００７】図１は、本発明の一実施例を示すブロック
図である。同図において、部分積生成回路１０，桁上げ
保存型部分積加算回路１１にて作られた部分積の和成分
１０６及び桁上げ成分１０７は、３入力加算回路１２へ
送られる。すなわち、入力信号１０１及び１０２が、部
分積生成回路１０を入力して部分積１０４を生成し、桁
上げ保存型部分積加算回路１１に入力する。桁上げ保存
型部分積加算回路１１は、部分積１０４の加算を行い、
加算結果の和成分１０６及び桁上げ成分１０７を出力す
る。

【０００８】本実施例では、演算高速化のために、乗算
途中の和成分１０６及び桁上げ成分１０７を３入力加算
回路１２に与えて入力信号１０３と加算し、乗算中の加
算と入力信号１０３の加算とを同時処理している。その
ため和成分１０６及び桁上げ成分１０７のビット数よ
り、入力信号１０３のビット数が多く、符号ビットの拡
張が必要な場合には、符号ビットを補正する符号補正回
路１３が必要となる。符号補正回路１３は和成分１０６
の符号ビット信号１１１、桁上げ成分１０７の符号ビッ
ト信号１１２、入力信号１０１の符号ビット信号１０
９、および入力信号１０２の符号ビット信号１１０に応
じて後述のような符号補正を行い、和成分１０６の補正
符号ビット信号１１５、桁上げ成分１０７の補正符号ビ
ット信号１１６、和成分１０６の拡張ビット信号１１
３、および桁上げ成分１０７の拡張ビット信号１１４を
３入力加算回路１２に出力する。

【０００９】次に、上述した加算演算の高速化に必要な
符号補正回路１３の動作について表１及び図３〜図５を
参照して説明する。

【００１０】

【表１】

【００１１】表１は符号補正回路１３の動作の真理値表
であり、図２はビット拡張がない時の乗算例、図３はビ
ット拡張があり符号補正をしない場合を設定した乗算
例、図４はビット拡張があり符号補正をした時の乗算例
を示す。

【００１２】以下、乗算結果が正の値になる例につい
て、符号ビットの補正の必要性を説明する。和成分１０
６の符号ビット１１１及び桁上げ成分１０７の符号ビッ
ト１１２がともに「１」であった場合、図２に示すよう
に乗算結果の符号ビットは「０」、つまり正値を示す。
しかし、ビット数の拡張が必要な場合、和成分１０６の
符号ビット１１１及び桁上げ成分１０７の符号ビット１
１２を補正せずにそまま拡張すると、図３に示すよう
に、乗算結果の符号ビットは「１」、つまり負値を示
し、正しい乗算結果が得られない。ここで、符号補正回
路１３において、図２に示したのと同様の条件、つまり
乗算結果が正値になる場合で、かつ、和成分１０６の符
号ビット信号１１１と桁上げ成分１０７の符号ビット信
号１１２とに「１」が入力された場合について考える。
この場合、表１の真理値表に示すとおり符号の補正が行
われ、符号補正回路１３から出力される和成分１０６の
補正符号ビット信号１１５、桁上げ成分１０７の補正符
号ビット信号１１６、和成分１０６の拡張ビット信号１
１３、および桁上げ成分１０７の拡張ビット信号１１４
が全て「０」となる。従って図４に示すとおり、乗算結
果の符号ビットも「０」、すなわち正値を示し、符号は
正しく補正されたことになる。

【００１３】以上の説明から、符号ビットの補正が必要
であることがわかる。乗算結果が負値になる場合につい
ても、表１に示す真理値表に従い同様の補正が必要とな
る。

【００１４】

【発明の効果】以上説明したように本発明によれば、符
号補正回路を付加した３入力加算回路を使用し、乗算中
の加算と入力信号とを同時処理することにより、長い桁
上げ伝播時間を要せず、積和演算を高速化できる。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】本発明の実施例におけるビット拡張がない場合
の乗算例を示す計算図である。

【図３】本発明の実施例にてビット拡張があり符号補正
しない場合を想定した乗算例の計算図である。

【図４】本発明の実施例にてビット拡張があり符号補正
する場合の乗算例の計算図である。

【図５】従来の積和演算器のブロック図である。

【符号の説明】

１０ 部分積生成回路 １１ 桁上げ保存型部分積加算回路 １２ ３入力加算回路 １３ 符号補正回路 １４ ２入力加算回路 １５ ２入力加算回路 １０１，１０２，１０３ 入力信号 １０４ 部分積 １０６ 和成分 １０７ 桁上げ成分 １０８ 積和演算結果 １０９ 入力信号１０１の符号ビット信号 １１０ 入力信号１０２の符号ビット信号 １１１ 和成分の符号ビット信号 １１２ 桁上げ成分の符号ビット信号 １１３ 和成分の拡張ビット信号 １１４ 桁上げ成分の拡張ビット信号 １１５ 和成分の補正符号ビット信号 １１６ 桁上げ成分の補正符号ビット信号 ７０１ 乗算結果

Claims (1)

【特許請求の範囲】
1. 【請求項１】 第１の入力信号及び第２の入力信号の乗
   算における部分積を生成する部分積生成回路と、該部分
   積生成回路によって生成された部分積を加算して和成分
   及び桁上げ成分を送出する桁上げ保存型部分積加算回路
   と、前記和成分及び前記桁上げ成分の符号に応じて符号
   の補正を示す補正符号を発生する符号補正回路と、前記
   和成分、前記桁上げ成分、前記補正符号、ならびに第３
   の入力信号の和を求める３入力加算回路とを有すること
   を特徴とする積和演算器。