JPS6175926A - ハ−ドウエア除算器 - Google Patents
ハ−ドウエア除算器Info
- Publication number
- JPS6175926A JPS6175926A JP59197937A JP19793784A JPS6175926A JP S6175926 A JPS6175926 A JP S6175926A JP 59197937 A JP59197937 A JP 59197937A JP 19793784 A JP19793784 A JP 19793784A JP S6175926 A JPS6175926 A JP S6175926A
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- JP
- Japan
- Prior art keywords
- bit
- stage
- operation command
- bits
- divisor
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔゛発明の技術分野〕
この発明は例えば電子計算機に適用され、高速演算が可
能な−・−ドウエア除算器に関する。
能な−・−ドウエア除算器に関する。
近時、並列乗算器がＬＳＩ化され、良品化されている。
この並列乗算器は高速演算が可能であり、・々４−ン認
識装置やミニコンピユータ、犬。
識装置やミニコンピユータ、犬。
中形針３γ機に使用されている。
これに対して、除算は計算子＋１ｆｉが複雑であり、−
・−ドウエアのみによって構成することが困難であった
。このため、従来ではプログラム（側脚プログラム）方
式により演算するのが主であった。しかし、このフ０ロ
グラム方式による除算は計算時間が非常に長くなるため
、バターノ認識装置等に適用し、計算指度の向上やダイ
ナミックレンツの拡大、雑音除去等を実行する上で大変
な計算時間を８較とする問題を有していた。
・−ドウエアのみによって構成することが困難であった
。このため、従来ではプログラム（側脚プログラム）方
式により演算するのが主であった。しかし、このフ０ロ
グラム方式による除算は計算時間が非常に長くなるため
、バターノ認識装置等に適用し、計算指度の向上やダイ
ナミックレンツの拡大、雑音除去等を実行する上で大変
な計算時間を８較とする問題を有していた。
また、・・−ドウエア的に除算を行う回路としては、例
えばフェアチャイルド社の５４Ｆ７７４Ｆ５５９（乗除
０器）があるが、これは並列回路ではないため、動作速
度が１６ビツト時で１．２〜１．６μＳ程度であり、要
求を満たすものではなかった。
えばフェアチャイルド社の５４Ｆ７７４Ｆ５５９（乗除
０器）があるが、これは並列回路ではないため、動作速
度が１６ビツト時で１．２〜１．６μＳ程度であり、要
求を満たすものではなかった。
この発明は上記事情に基づいてなされたものであり、そ
の目的とするところは除算を高速に実行し得るハードウ
ェア除算器を提供しようとするものである。
の目的とするところは除算を高速に実行し得るハードウ
ェア除算器を提供しようとするものである。
この発明は、従来操り返しプログラムで実行していた加
減算、左シフトの演算をハードウェアのみによって実行
するようにしたものである。
減算、左シフトの演算をハードウェアのみによって実行
するようにしたものである。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第２図はこの発明の概略拾成を示すものである。除算器
１ノにはＮ −１−ｎビットからなる被除数およびＮビ
ットからなる除数が供給さｉｔｌ この除算器１ノから
はｎビットの商、１ビツトのオーバーフロー、およびＮ
ビットの剰余が出力される。この除算器１ノは第３図（
ａ）に示す一般的なＮビットの並列加減算器１２を複数
個用いて構成されるものである。この並列加減算器１２
はＮビットの被除数入力端Ａ、およびＮビットの除数入
力Ｆｎａ Ｂ ｐ １ビツトの動作指令入力端Ｉ、Ｎピ
ットの演算出力端Σ、演算出力端Σの最上位ビットと同
一の信号が出力される除算オーバーフロー出力端Ｃから
構成されておジ、動作指令入力端工に供給される信号に
応じて、同図（ｂ）に示す如く加算動作、あるいは減′
Ｘ動作が行われるようになっている。
１ノにはＮ −１−ｎビットからなる被除数およびＮビ
ットからなる除数が供給さｉｔｌ この除算器１ノから
はｎビットの商、１ビツトのオーバーフロー、およびＮ
ビットの剰余が出力される。この除算器１ノは第３図（
ａ）に示す一般的なＮビットの並列加減算器１２を複数
個用いて構成されるものである。この並列加減算器１２
はＮビットの被除数入力端Ａ、およびＮビットの除数入
力Ｆｎａ Ｂ ｐ １ビツトの動作指令入力端Ｉ、Ｎピ
ットの演算出力端Σ、演算出力端Σの最上位ビットと同
一の信号が出力される除算オーバーフロー出力端Ｃから
構成されておジ、動作指令入力端工に供給される信号に
応じて、同図（ｂ）に示す如く加算動作、あるいは減′
Ｘ動作が行われるようになっている。
第１図は上記並列加減算器１２をｎ ＋ １個用いて’
ａｌｒ ２図に示す除算器１１を構成したものである
。即ち、第１段目の並列加減算器１２１の人力６’＝Ａ
１にはＮ ＋ ｎビットの被除数のうち、上位Ｎビット
が供給される。この破除数のうち、下［ｎビットは第２
段目の並列加減算器１２２〜第ｎ ＋ １段目の並列加
減算器Ｊ２ｎ＋１の入力端Ａ２０〜Ａｎ−Ｈ８にそれぞ
ｔし対応して１ビツトづつ供給される。また、第１段目
〜第ｎ ＋ １段目の並列加０５、’ＩＸ器１２、〜Ｉ
２ｎ＋１の入力端１３、〜Ｂｎ＋１にはＮビットからな
る除数が供給される。さらに、第１段目〜第ｎ段目の並
列加減算器１２１〜１２ｎにおける各出力端Σ１〜Σ７
から出力される演算結果（部分剰余）のうち下位Ｎ−１
ビツトはそれぞれ（Ｋｔａ１２ｚ〜１２ｎ＋１の人力ｇ
ＭＡｚ〜Ａ０ヤ、に供給ぢれる。また、第ｎ＋１段目の
並列加減算器１２ における出力端Σｎ＋１からは剰余
が出ｎ＋１ 力される。さらに、各並列加′Ｉ＄、＃、器１２１〜１
２１□。
ａｌｒ ２図に示す除算器１１を構成したものである
。即ち、第１段目の並列加減算器１２１の人力６’＝Ａ
１にはＮ ＋ ｎビットの被除数のうち、上位Ｎビット
が供給される。この破除数のうち、下［ｎビットは第２
段目の並列加減算器１２２〜第ｎ ＋ １段目の並列加
減算器Ｊ２ｎ＋１の入力端Ａ２０〜Ａｎ−Ｈ８にそれぞ
ｔし対応して１ビツトづつ供給される。また、第１段目
〜第ｎ ＋ １段目の並列加０５、’ＩＸ器１２、〜Ｉ
２ｎ＋１の入力端１３、〜Ｂｎ＋１にはＮビットからな
る除数が供給される。さらに、第１段目〜第ｎ段目の並
列加減算器１２１〜１２ｎにおける各出力端Σ１〜Σ７
から出力される演算結果（部分剰余）のうち下位Ｎ−１
ビツトはそれぞれ（Ｋｔａ１２ｚ〜１２ｎ＋１の人力ｇ
ＭＡｚ〜Ａ０ヤ、に供給ぢれる。また、第ｎ＋１段目の
並列加減算器１２ における出力端Σｎ＋１からは剰余
が出ｎ＋１ 力される。さらに、各並列加′Ｉ＄、＃、器１２１〜１
２１□。
；（おける除算オーバーフロー出力端Ｃ１〜Ｃｎ＋１の
出力信号はそれぞれインバータ回路１３１〜” ｎ−Ｈ
を介して取出され、このインバータ回路１３１〜１３ｎ
＋、の出力信号Ｑｏ−Ｑｎのうち、Ｑ１〜Ｑｎは商とな
っている。また、除算オーバー７０−出力端ＣＩ””ｎ
＋１のうち、０１〜ＣＴｌの出力信号はそれぞれ次段の
動作指令入力端Ｉ２〜■。＋１に動作指令信号として供
給される。
出力信号はそれぞれインバータ回路１３１〜” ｎ−Ｈ
を介して取出され、このインバータ回路１３１〜１３ｎ
＋、の出力信号Ｑｏ−Ｑｎのうち、Ｑ１〜Ｑｎは商とな
っている。また、除算オーバー７０−出力端ＣＩ””ｎ
＋１のうち、０１〜ＣＴｌの出力信号はそれぞれ次段の
動作指令入力端Ｉ２〜■。＋１に動作指令信号として供
給される。
上記構成において、１段目の並列加減算器１２１では動
作指令入力端１．に供給される“Ｏ＃倍信号応じてＡｌ
−Ｂ１ なる演算が実行される。
作指令入力端１．に供給される“Ｏ＃倍信号応じてＡｌ
−Ｂ１ なる演算が実行される。
この演算結果のうち、Ｎ−１ビツトは出力端Σ１から次
段の入力端Ａ２に供給され、除算オーバーフロー出力端
Ｃ１よ多出力される出力端Σ１の最上位ビットに対応す
る信号はインバータ回路１３１ を介して出力されると
ともに、次段の動作指令入力端１１に供給される。第２
段目の並列加減算器１２２ではこの動作指令入力端工２
に供給された信号に応じてＡ２の最下位に被除数ｎビッ
トのうちの最上位ビットＡ２０を付加したＡｊｌＡ２Ｇ
に対してＡ２Ａ４０ −８２あるいはＡ２Ａ２゜十Ｂ２
なる演算が行われ、インバータ回路１３２を介して商Ｑ
１ 、および出力端Σ、より演算結果、除算オーバーフ
ロー出力端Σ２より次の動作指令信号が出力される。こ
のうち、演算結果および動作指令信号は欠設の並列加減
算器１２３に供給され、同様に演算が実行される。この
ようにして、各インバータ回路１３２〜” ｎ＋１から
は商Ｑ１〜Ｑｎが出力され、第ｎ＋４段目の並列加減算
器１２ｎ＋１における除算オーバー７０−出力端Ｃｎ＋
１およびΣｎ＋ｆからはＮビットの剰余が出力される。
段の入力端Ａ２に供給され、除算オーバーフロー出力端
Ｃ１よ多出力される出力端Σ１の最上位ビットに対応す
る信号はインバータ回路１３１ を介して出力されると
ともに、次段の動作指令入力端１１に供給される。第２
段目の並列加減算器１２２ではこの動作指令入力端工２
に供給された信号に応じてＡ２の最下位に被除数ｎビッ
トのうちの最上位ビットＡ２０を付加したＡｊｌＡ２Ｇ
に対してＡ２Ａ４０ −８２あるいはＡ２Ａ２゜十Ｂ２
なる演算が行われ、インバータ回路１３２を介して商Ｑ
１ 、および出力端Σ、より演算結果、除算オーバーフ
ロー出力端Σ２より次の動作指令信号が出力される。こ
のうち、演算結果および動作指令信号は欠設の並列加減
算器１２３に供給され、同様に演算が実行される。この
ようにして、各インバータ回路１３２〜” ｎ＋１から
は商Ｑ１〜Ｑｎが出力され、第ｎ＋４段目の並列加減算
器１２ｎ＋１における除算オーバー７０−出力端Ｃｎ＋
１およびΣｎ＋ｆからはＮビットの剰余が出力される。
尚、この剰余のうち、除算オーバーフロー出力端Ｃｎ＋
１は符号ビットとして作用する。剰余の符号は被除数お
よび除数の符号に基づいて補正する必要がある。
１は符号ビットとして作用する。剰余の符号は被除数お
よび除数の符号に基づいて補正する必要がある。
上記実施例によれば、従来プログラム方式で行っていた
除算を−・−ドウエア化したことにより、演算速度を従
来の１／１０〜１１５０に短縮することができる。この
ため、この除算器を例えばパターン認識における規準化
、座標計算等を行う演算回路に適用すれば、計算時間を
大幅に短縮することができる。
除算を−・−ドウエア化したことにより、演算速度を従
来の１／１０〜１１５０に短縮することができる。この
ため、この除算器を例えばパターン認識における規準化
、座標計算等を行う演算回路に適用すれば、計算時間を
大幅に短縮することができる。
また、この除算器はＬＳＩ化に適しており、ＬＳＩ化す
ることにより、動作速度の向上を図ることができる。
ることにより、動作速度の向上を図ることができる。
次に、この発明の他の実施例について説明する。第４図
は第１図に示す除算器を用いて例えば符号付小数値の除
算を可能としたものであり、第１図に示す回路の第１段
目と第、２段目を変形したものである。即ち、第１段目
の並列加減算器１２１における動作指令入力端工１には
被除数と除数の最上位ビットの信号が排他的論理和回路
（以下、ＥＸ−オア回路と称す）１５１を介して供給さ
れる。また、第２段目の並列加減算器１２□における動
作指令入力端Ｉ２には第１段目の並列加減算器１２１
におけるオーバーフロー出力端ＣＩの出力信号と除数の
最上位ビット信号とがＥＸ−オア回路１５□を介して供
給される。このような構成とすれば、同様の動作によっ
て符号付小数値の除算を行うことが可能である。
は第１図に示す除算器を用いて例えば符号付小数値の除
算を可能としたものであり、第１図に示す回路の第１段
目と第、２段目を変形したものである。即ち、第１段目
の並列加減算器１２１における動作指令入力端工１には
被除数と除数の最上位ビットの信号が排他的論理和回路
（以下、ＥＸ−オア回路と称す）１５１を介して供給さ
れる。また、第２段目の並列加減算器１２□における動
作指令入力端Ｉ２には第１段目の並列加減算器１２１
におけるオーバーフロー出力端ＣＩの出力信号と除数の
最上位ビット信号とがＥＸ−オア回路１５□を介して供
給される。このような構成とすれば、同様の動作によっ
て符号付小数値の除算を行うことが可能である。
その他、この発明の要旨を変えない範囲で糎々変形実施
可能なことは勿論である。
可能なことは勿論である。
以上、詳述したようにこの発明によれば、除算を高速度
で実行し得るー・−ドウエア除算器を提供できる。
で実行し得るー・−ドウエア除算器を提供できる。
第１図はこの発明に係わるー・−ドウエア除算器の一実
施例を示す回路構成図、第２図は第１図の概略を示す構
成図、第３図は並列加減算器を説明するものであシ、同
図（−）は構成図、同図（ｂ）は動作を説明するために
示す図、第４図は符号付小数値を実行する回路の第１．
第２段目を示す回路構成図である。 １２１〜” ｎ＋１・・・並列加減算器、１３１〜１３
ｎ−Ｎ・・・インバータ回路、１５１．１５ｇ ・・・
排他的論理和回路。 第１図 孫咋秋 刺 念
施例を示す回路構成図、第２図は第１図の概略を示す構
成図、第３図は並列加減算器を説明するものであシ、同
図（−）は構成図、同図（ｂ）は動作を説明するために
示す図、第４図は符号付小数値を実行する回路の第１．
第２段目を示す回路構成図である。 １２１〜” ｎ＋１・・・並列加減算器、１３１〜１３
ｎ−Ｎ・・・インバータ回路、１５１．１５ｇ ・・・
排他的論理和回路。 第１図 孫咋秋 刺 念
Claims (3)
- （１）被除数の上位Ｎビットおよび除数Ｎビットが供給
され、動作指令信号に応じてこれらの部分剰余を求める
とともに、次段の動作指令信号を出力する第１段目の並
列加減算手段と、前段の部分剰余および動作指令信号が
それぞれ供給され、各部分剰余に被除数の下位ｎビット
のうち対応するビットを付加して前記除数との間で前記
動作指令信号に応じて部分剰余を求めるとともに、次段
の動作指令信号を出力する第２段目乃至第ｎ＋１段目の
並列加減算手段と、これら第２段目乃至第ｎ＋１段目の
並列加減算手段より出力される動作指令信号より商を求
める手段とを具備したことを特徴とするハードウェア除
算器。 - （２）前記商を求める手段はインバータ回路であること
を特徴とする特許請求の範囲第１項記載のハードウェア
除算器。 - （３）前記第１段目の並列加減算手段における動作指令
信号は被除数および除数の最上位ビット信号が排他的論
理和回路を介して生成され、第２段目の並列加減算手段
における動作指令信号は第１段目の並列加減算手段より
出力される動作指令信号と除数の最上位ビット信号とが
排他的論理和回路を介して生成され、符号付小数値の除
算を可能としたことを特徴とする特許請求の範囲第１項
記載のハード・ウェア除算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197937A JPS6175926A (ja) | 1984-09-21 | 1984-09-21 | ハ−ドウエア除算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59197937A JPS6175926A (ja) | 1984-09-21 | 1984-09-21 | ハ−ドウエア除算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6175926A true JPS6175926A (ja) | 1986-04-18 |
Family
ID=16382772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59197937A Pending JPS6175926A (ja) | 1984-09-21 | 1984-09-21 | ハ−ドウエア除算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175926A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH039471A (ja) * | 1989-06-06 | 1991-01-17 | Mitsubishi Electric Corp | 移動平均処理装置 |
| JPH05201497A (ja) * | 1992-01-23 | 1993-08-10 | Nitsuko Corp | 給油所ｐｏｓシステム |
-
1984
- 1984-09-21 JP JP59197937A patent/JPS6175926A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH039471A (ja) * | 1989-06-06 | 1991-01-17 | Mitsubishi Electric Corp | 移動平均処理装置 |
| JPH05201497A (ja) * | 1992-01-23 | 1993-08-10 | Nitsuko Corp | 給油所ｐｏｓシステム |
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