JPS6355627A - 半導体論理演算装置 - Google Patents
半導体論理演算装置Info
- Publication number
- JPS6355627A JPS6355627A JP61198911A JP19891186A JPS6355627A JP S6355627 A JPS6355627 A JP S6355627A JP 61198911 A JP61198911 A JP 61198911A JP 19891186 A JP19891186 A JP 19891186A JP S6355627 A JPS6355627 A JP S6355627A
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- JP
- Japan
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- digit
- addition
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- multiplier
- parallel
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 5
- 238000000034 method Methods 0.000 claims description 12
- 238000007792 addition Methods 0.000 abstract description 30
- 238000010586 diagram Methods 0.000 description 6
- 238000004364 calculation method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、半導体論理演算装置特に乗算器の演算速度
のレイアウトによる高速化に関する。
のレイアウトによる高速化に関する。
（従来の技術）
采算は演算の基本的要素であり、半導体論理演算素子と
して乗算器は単体としても、又各種半導体マイクロコン
ピュータの一構成ブロックとしても広く使用されている
。近年、乗算器のビット数は８ビツトから１６．３２ビ
ツトと増大しており、これに伴い乗算器の演算速度向上
に対する市場の要請も大きい。乗算器の高速化の手法と
しては、従来より多くの考案がなされている。（参考、
日経エレクトロニクスｒＬＩＳ化が進む並列演算方式に
よる乗算器の回路方式を見るＪ １９７８．５．月号）
高速化に対する極めて有効な手段として、各桁ごとに並
列である加算経路をさらに各指向で並列に加算する手法
が開発された。（工５ＳＣＣ′８４Ｄ工ＧＥＳＴＯＦ
ＴＥＣ１ｌＮＩＣＡＬＰＡＰＥＲ３ＰＰ９２ ｒＡ Ｃ
ＭＯ５／ＳＯ３ＭｕｌｔｉｐｌｉｅｒＪ ） この方式を図を用いて解説すると、第５図に示すように
、Ｘｉ及びＹＪをそれぞれ乗数及び被乗数のｉ桁目及び
ｊ桁目を示すとすると、（ＸＬ＋２とｙｊ−ｚ）の交点
で生成された部分積と（Ｘｉ＋ｘとｙｊ）（ｙｊとｘｔ
＋ｘ）（ｘｔ−ｔとｙｊ＋ｚ）は同じ桁に属する部分積
となる。 “ 従来はそれを第５図の（ａ）のようにパターン配置し、
（ｘｌ＋ｚとｙｊ−ｔ）と（ｘｔとｙｊ＋ｔ）を加算す
る経路と（ｘｌ＋ｔとｙｊ） （ｘｔ−８とｙｊ＋ｚ）
を加算する経路とを並列に設は部分積の加算の断数を第
５図の（ｂ）の並列でないものに対して減少させ加算の
高速化を行なっている。
して乗算器は単体としても、又各種半導体マイクロコン
ピュータの一構成ブロックとしても広く使用されている
。近年、乗算器のビット数は８ビツトから１６．３２ビ
ツトと増大しており、これに伴い乗算器の演算速度向上
に対する市場の要請も大きい。乗算器の高速化の手法と
しては、従来より多くの考案がなされている。（参考、
日経エレクトロニクスｒＬＩＳ化が進む並列演算方式に
よる乗算器の回路方式を見るＪ １９７８．５．月号）
高速化に対する極めて有効な手段として、各桁ごとに並
列である加算経路をさらに各指向で並列に加算する手法
が開発された。（工５ＳＣＣ′８４Ｄ工ＧＥＳＴＯＦ
ＴＥＣ１ｌＮＩＣＡＬＰＡＰＥＲ３ＰＰ９２ ｒＡ Ｃ
ＭＯ５／ＳＯ３ＭｕｌｔｉｐｌｉｅｒＪ ） この方式を図を用いて解説すると、第５図に示すように
、Ｘｉ及びＹＪをそれぞれ乗数及び被乗数のｉ桁目及び
ｊ桁目を示すとすると、（ＸＬ＋２とｙｊ−ｚ）の交点
で生成された部分積と（Ｘｉ＋ｘとｙｊ）（ｙｊとｘｔ
＋ｘ）（ｘｔ−ｔとｙｊ＋ｚ）は同じ桁に属する部分積
となる。 “ 従来はそれを第５図の（ａ）のようにパターン配置し、
（ｘｌ＋ｚとｙｊ−ｔ）と（ｘｔとｙｊ＋ｔ）を加算す
る経路と（ｘｌ＋ｔとｙｊ） （ｘｔ−８とｙｊ＋ｚ）
を加算する経路とを並列に設は部分積の加算の断数を第
５図の（ｂ）の並列でないものに対して減少させ加算の
高速化を行なっている。
この指向並列加算方式は、ブースのアルゴリズムを用い
て部分積の数を減らした場合にも当然応用できる。
て部分積の数を減らした場合にも当然応用できる。
（発明が解決しようとする問題点）
この指向並列加算方式は有効な手法であるが、第５図の
（ａ）のようなブロック配置を用いると（ａ）と（ｂ）
を比較してわかるように、ある加算器の出力は１ビット
飛び越して次の次のビットに入力する為、（ａ）の方式
では（ｂ）の方式より２倍程度配線が長くなることがわ
かる。即ち配線遅延は、長さの２乗に比例するので配線
遅延は（ａ）は（ｂ）の〜４倍となる。（ａ）方式は（
ｂ）方式より加算段数は指向並列化により減少している
が、配線遅延は増大し加算段数減少の効果が十分現われ
ない。
（ａ）のようなブロック配置を用いると（ａ）と（ｂ）
を比較してわかるように、ある加算器の出力は１ビット
飛び越して次の次のビットに入力する為、（ａ）の方式
では（ｂ）の方式より２倍程度配線が長くなることがわ
かる。即ち配線遅延は、長さの２乗に比例するので配線
遅延は（ａ）は（ｂ）の〜４倍となる。（ａ）方式は（
ｂ）方式より加算段数は指向並列化により減少している
が、配線遅延は増大し加算段数減少の効果が十分現われ
ない。
本発明は、この指向並列加法方式における。配線遅延の
増大をなくし乗算器の演算速度の高速化を達成すること
を目的とする。
増大をなくし乗算器の演算速度の高速化を達成すること
を目的とする。
（問題点を解決するための手段）
本発明は部分積の同一桁の加算をＮ重に並列加算する乗
算器において、少なくとも同一桁の加算をする部分を２
つからＮヶのブロックにし分割配置することを特徴とす
る。
算器において、少なくとも同一桁の加算をする部分を２
つからＮヶのブロックにし分割配置することを特徴とす
る。
（作 用）
部分積の同一桁の加算を２重に並列加算する乗算器にお
いて、同一桁の加算をするブロックを２つに分割するこ
とにより、従来の同一桁加算２重化従来器の場合と比較
して和信号線１桁上り信号線の配線長が上となる。この
為配線遅延は工Ｘよ＝±２上、□う。
いて、同一桁の加算をするブロックを２つに分割するこ
とにより、従来の同一桁加算２重化従来器の場合と比較
して和信号線１桁上り信号線の配線長が上となる。この
為配線遅延は工Ｘよ＝±２上、□う。
これにより、乗算器の演算速度は大きく向上する。
（実施例）
区を用いて本発明の詳細な説明する。第１図に同一桁の
加算を２重に並列加算し、そのブロックを２つに分割し
た例を示す。第１図中の０印は部分積生成器を含んだ全
加算器を示し、Ｘｉは被乗数のｉ桁目を、ｙＪは乗数の
ｊ桁目を示すＸｌの信号線とｙｊの信号線の交点ではｉ
＋ｊ桁の部分積が生成される。また、太い実線は和信号
、実線は桁上り信号を示し、細い実線は乗数及び被乗数
の入力信号をそれぞれ示す５例えば第１図に示すように
部分積の加算部を被乗数の桁ｉ＝ｌ〜ｎ−２乗数の桁ｊ
＝ｔ〜８−２のブロック１と被乗数の桁２＝１〜ｎ −
２と乗数の桁：、＝＝ ８＋＋ ３〜ｎ −２のブロッ
ク２の２つのブロックで構成すると、例えばブロック１
で積の第ｎ桁目では丁目の加算をし、ブロック２で積の
第ｎ桁目では７回の加算をすることになる。これらの加
算は同時に並列して行なうことができ、しかも各ブロッ
クごとに加算信号はすぐ下の近接している加算器に入力
する為、配線遅延を最小とすることができる。
加算を２重に並列加算し、そのブロックを２つに分割し
た例を示す。第１図中の０印は部分積生成器を含んだ全
加算器を示し、Ｘｉは被乗数のｉ桁目を、ｙＪは乗数の
ｊ桁目を示すＸｌの信号線とｙｊの信号線の交点ではｉ
＋ｊ桁の部分積が生成される。また、太い実線は和信号
、実線は桁上り信号を示し、細い実線は乗数及び被乗数
の入力信号をそれぞれ示す５例えば第１図に示すように
部分積の加算部を被乗数の桁ｉ＝ｌ〜ｎ−２乗数の桁ｊ
＝ｔ〜８−２のブロック１と被乗数の桁２＝１〜ｎ −
２と乗数の桁：、＝＝ ８＋＋ ３〜ｎ −２のブロッ
ク２の２つのブロックで構成すると、例えばブロック１
で積の第ｎ桁目では丁目の加算をし、ブロック２で積の
第ｎ桁目では７回の加算をすることになる。これらの加
算は同時に並列して行なうことができ、しかも各ブロッ
クごとに加算信号はすぐ下の近接している加算器に入力
する為、配線遅延を最小とすることができる。
第２図は本発明をブースのアルゴリズムを用いた乗算器
に適用した場合の実施例である。例えば２次のブースの
アルゴリズムにより部分積の数は半分とすることができ
ることが知られている。第２図ではブースのアルゴリズ
ムで得られた部分積の同一桁のものの加算を２重に並列
加算し、かつ同一桁の加算を２つのブロックに分割する
こと番こより加算信号の配線遅延を最小としてｂする。
に適用した場合の実施例である。例えば２次のブースの
アルゴリズムにより部分積の数は半分とすることができ
ることが知られている。第２図ではブースのアルゴリズ
ムで得られた部分積の同一桁のものの加算を２重に並列
加算し、かつ同一桁の加算を２つのブロックに分割する
こと番こより加算信号の配線遅延を最小としてｂする。
第１図及び第２図はそれぞれ同一桁の部分積の加算を２
重に並列処理した実施例を示したが、これは２重に限ら
ずＮ重に容易に拡張され得る。又同一桁の加算をＮ重に
処理する場合［こは、ブロックの分割は２からＮ重まで
選択の余地がある。
重に並列処理した実施例を示したが、これは２重に限ら
ずＮ重に容易に拡張され得る。又同一桁の加算をＮ重に
処理する場合［こは、ブロックの分割は２からＮ重まで
選択の余地がある。
第３図に同一桁の加算を４重に処理しブロックを４つに
分割した場合を、第４図に同一桁の加算を４重に処理し
ブロックを２つに分割した場合を示す。
分割した場合を、第４図に同一桁の加算を４重に処理し
ブロックを２つに分割した場合を示す。
〔発明の効果〕
本発明のように同一桁の加算する部分を複数のブロック
に分割配置することにより、和信号線。
に分割配置することにより、和信号線。
桁上り信号線の配線長を小さくできるため、配線遅延を
最小にできる。
最小にできる。
第１図はスｌとして被乗数のｉ桁目を、 ｙｊとして乗
数のｊ桁目を示す本発明の構成図、第２図はブースのア
ルゴリズムを用いた場合の本発明の実施例を示す構成図
、第３図は同一桁を４重に並列加算し、かつ４つのブロ
ックに分割して配置した場合の本発明の実施例を示す構
成図、第４図は同−術を４重に並列加算し、かつ２つの
ブロックに分割して配置した場合の本発明の他の実施例
を示す構成図、第５図は従来の乗算器レイアウト例を示
す構成図である。 ｘｌ・・・被乗数のｊ桁目、 ｙｊ・・・乗数のｊ
桁目、代理人 弁理士 則 近 憲 佑 同 竹花喜久男 フ−＋７７１ 第１図 フッ−フッｆ 第２図 ？ 官
数のｊ桁目を示す本発明の構成図、第２図はブースのア
ルゴリズムを用いた場合の本発明の実施例を示す構成図
、第３図は同一桁を４重に並列加算し、かつ４つのブロ
ックに分割して配置した場合の本発明の実施例を示す構
成図、第４図は同−術を４重に並列加算し、かつ２つの
ブロックに分割して配置した場合の本発明の他の実施例
を示す構成図、第５図は従来の乗算器レイアウト例を示
す構成図である。 ｘｌ・・・被乗数のｊ桁目、 ｙｊ・・・乗数のｊ
桁目、代理人 弁理士 則 近 憲 佑 同 竹花喜久男 フ−＋７７１ 第１図 フッ−フッｆ 第２図 ？ 官
Claims (1)
- キャリーセーブ方式を用い、かつ部分積の同一桁の加算
をｎ重に並列加算する乗算器であって、少なくとも同一
桁の加算をする部分を２つからＮ重のブロックに分割配
置して構成したことを特徴とする半導体論理演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61198911A JPS6355627A (ja) | 1986-08-27 | 1986-08-27 | 半導体論理演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61198911A JPS6355627A (ja) | 1986-08-27 | 1986-08-27 | 半導体論理演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6355627A true JPS6355627A (ja) | 1988-03-10 |
Family
ID=16398995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61198911A Pending JPS6355627A (ja) | 1986-08-27 | 1986-08-27 | 半導体論理演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6355627A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02247727A (ja) * | 1989-02-21 | 1990-10-03 | Internatl Business Mach Corp <Ibm> | 乗算装置及びその方法 |
| JPH0635669A (ja) * | 1992-07-21 | 1994-02-10 | Mitsubishi Electric Corp | 中央演算処理装置 |
| JPH0635673A (ja) * | 1992-05-26 | 1994-02-10 | Samsung Electron Co Ltd | 乗算方法及び回路 |
| US5465226A (en) * | 1990-03-20 | 1995-11-07 | Fujitsu Limited | High speed digital parallel multiplier |
-
1986
- 1986-08-27 JP JP61198911A patent/JPS6355627A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02247727A (ja) * | 1989-02-21 | 1990-10-03 | Internatl Business Mach Corp <Ibm> | 乗算装置及びその方法 |
| US5465226A (en) * | 1990-03-20 | 1995-11-07 | Fujitsu Limited | High speed digital parallel multiplier |
| JPH0635673A (ja) * | 1992-05-26 | 1994-02-10 | Samsung Electron Co Ltd | 乗算方法及び回路 |
| JPH0635669A (ja) * | 1992-07-21 | 1994-02-10 | Mitsubishi Electric Corp | 中央演算処理装置 |
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