KR950004223B1 - 2진 보수 발생기 - Google Patents

Abstract

내용 없음.

Description

2진 보수 발생기

제1도는종래 기술의 구조도.

제2도는 종래 기술의 구조도.

제3도와 제4도의 본 발명의 실시예시도.

본 발명은 부스(Booth) 알고리즘을 이용한 병렬 곱셈기에 적용되고, 2진 보수를 필요로 하는 연산회로등에 적용되는 2진 보수 발생기에 관한 것이다.

2진 보수를 구하기 위해 사용되던 종래의 방법은 다음 두가지가 있다.

첫째, 입력숫자를 모두 "1"의 보수를 취한 후 LSB에 2진수 "1"을 더해 2의 보수값을 구하는 방법(제1도 참조), 둘째, LSB에서 MSB로 이동하면서 2진수값이 "1"을 갖는 첫번째 비트를 찾아, 이 비트 이하의 비트들은 원래의 상태대로 출력하고, 그 이상의 비트들은 1의 보수를 취해서 출력하는 방법(제2도 참조)이 있었다.

그러나, 상기 첫번째 방법은 전가산기를 사용하기 때문에 많은 트랜지스터가 소모되어 면적면에서 불리하고, 두번째 방법은 LSB에서 MSB까지 캐리가 한 비트씩 전달되므로 비트를 확장시킬 수록 동작속도가 저하되는 단점이 있었다.

본 발명은 상기 단점을 개선하기 위한 것으로 여러 비트들을 묶어서 처리함으로써 2의 보수를 구하는데 걸리는 시간을 단축하기 위한 2진 보수 발생기를 제공하는데 그 목적이 있다.

본 발명은 상기 목적을 달성하기 위해 제1입력, 제2입력, 제3입력, 제어입력(EN)를 사용하여 2진 보수를 발생하는 회로에 있어서, 전단에서 발생된 캐리와 전단 입력을 입력하는 제1OR게이트, 전단에서 발생된 캐리와 전단입력과 상기 제1입력을 각각 입력하는 제2OR게이트와 제3OR게이트, 상기, 제1, 제2, 제3OR게이트의 출력 각각을 상기 제어입력과 함께 각각 입력하는 제1, 제2, 제3NOR게이트, 및 상기 제1, 제2, 제3NOR게이트의 출력 각각을 상기 제1, 제2, 제3입력 각각과 함께 각각 입력하는 제1, 제2, 제3배타적 OR 게이트를 구비하고 있는 것을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.

제2도는 본 발명의 일실시예에 나타낸 것으로, EN(제어신호)에 의해 동작을 조정하도록 구성되어 있다. 즉, EN이 "∮"에서 입력 데이타를 받아들여 입력 데이타중 LSB부터 가장 첫번째 "1"이 되는 비트를 찾고 EN=1일때 그의 보수값을 출력시킨다. 이때 입력을 적당한 비트를 묶어서 처리했다.

이와 같이 묶어서 처리한 예를 제3도의 박스안의 게이트 회로를 참조하여 설명한다.

제일 첫단의 제1, 제2, 제3NOR게이트는 그 전단의 캐리 비트와 그 전단의 입력 비트를 각각 입력하고, 아울러 제2, 제3NOR게이트는 제1입력 비트를 입력한다. 두번째 단의 제1, 제2, 제3NOR게이트는 상기 제1, 제2, 제3NOR게이트의 출력과 EN 비트를 각각 입력한다. 다음에 세번째단의 제1, 제2, 제3EXOR 게이트는 상기 제1, 제2, 제3NOR게이트의 출력과, 제1, 제2, 제3입력 비트들은 각각 입력한다(NOR와NAND로 구성).

같은 원리를 이용하여 제4도에서와 같이 OR게이트와 AND게이트를 대치하여 구성할 수도 있다.

예를 들어 입력이 mbtit 즉 A=Am-1 Am-2…A1, A0라 하면 EN이 로우이고 입력 데이타 A가 들어오면 입력 데이타중 LSB에서 부터 첫번째 "1"인 bit를 찾아낸다.

즉, 제2도에서 임의의 입력의 첫번째 "1"인 bit가 i번째라면 Ci는 "1"이 된다. 그리고 i번째 이상의 캐리들도 모두 1이 된다.

제3도에서는 Cib가 O가 된다. 그리고 i번째 이상의 캐리 인버터는 0가 된다.

그리고 이상태에서 EN이 하이가 되면 i번째 이하의 출력은 입력 데이타 A와 같아지고 i번째 이상의 출력은 입력의 보수가 된다.

여기서 제2도의 경우, m-1 번째 bit의 Cm-2가 m-1번 배타적 OR게이트 입력까지 전달되는데 걸리는 시간은 OR게이트 지연를 Tor, AND게이트의 지연을 T_AND라 할때

만큼 걸리는 반면, 제3도의 경우에서는 NOR 게이트 지연을 T_ROR인버터의 지연을 T_1NV라 할때

걸리는데

이므로 ②식은 ④식에 비해 약 1/3 정도 작아진다. 본 발명은 제 2도 제 3도에서 보듯이 캐리를 만들때 여러 bit 입력 게이트(OR, NOR)를 사용하여 속도를 증가시켰다는 점이다.

다음은 제2도의 회로, 제3도 회로의 시뮬레이션 결과를 표1에 나타내었다.

제2도의 캐리인 C_m-1C_m-2… C₁C₀값과 제3도의 Cb_m-1Cb_m-2… C₁C₀값을 나타낸 것이다.

본 발명의 효과는 2의 보수 계산 속도를 향상시킨 점을 들수 있다.

(표 1 참조) 제안된 회로를 이용함으로서 고속의 병렬 곱셈기와 연산회로의 제작이 가능하게 되었다.

[표 1]

Claims (2)

1. 제 1 입력, 제 2 입력, 제 3 입력, 제어입력(EN)를 사용하여 2진 보수를 발생하는 회로에 있어서, 전단에서 발생된 캐리와 전단 입력을 입력화는 제1OR게이트, 전단에서 발생된 캐리와 전단입력과 상기 제1입력을 각각 입력하는 제2NOR게이트와 제3NOR게이트, 상기 제1, 제2, 제3NOR게이트의 출력 각각을 상기 제어입력과 함께 각각 입력하는 제1, 제2, 제3NOR게이트, 및 상기 제1, 제2, 제3게이트의 출력 각각을 상기 제1, 제2, 제3입력 각각과 함께 입력하는 제1, 제2, 제3 배타적 OR게이트를 구비하고 있는 것을 특징으로 하는 2진 보수 발생기.
2. 제1입력, 제2입력, 제3입력, 제어입력(EN)를 사용하여 2진 보수를 발생하는 회로에 있어서, 상기 제1입력과 전단의 캐리를 입력하는 제1OR게이트, 상기 제1입력과 상기 전단의 캐리와 상기 제2입력을 입력하는 제2OR게이트, 상기 제1입력과 상기 전단의 캐리와 상기 제2입력과 상기 제3입력을 입력하는 제3OR게이트, 상기 제어입력과 상기 전단의 캐리를 입력하는 제1AND게이트, 상기 제어입력과 상기 제1OR게이트의 출력을 입력하는 제2AND게이트, 상기 제어입력과 상기 제2OR게이트의 출력을 입력하는 제3AND게이트, 상기 제1, 제2, 제3AND게이트의 각 출력과 상기 제1, 제2, 제3입력의 각 입력을 각각 입력하는 제1, 제2, 제3배타적 OR게이트를 구비하고 있는 것을 특징으로 하는 2진 보수 발생기.