JPH0584529B2 - - Google Patents
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- JPH0584529B2 JPH0584529B2 JP59062758A JP6275884A JPH0584529B2 JP H0584529 B2 JPH0584529 B2 JP H0584529B2 JP 59062758 A JP59062758 A JP 59062758A JP 6275884 A JP6275884 A JP 6275884A JP H0584529 B2 JPH0584529 B2 JP H0584529B2
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- multiplicand
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- 238000000926 separation method Methods 0.000 claims description 19
- 238000007792 addition Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5324—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel partitioned, i.e. using repetitively a smaller parallel parallel multiplier or using an array of such smaller multipliers
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3828—Multigauge devices, i.e. capable of handling packed numbers without unpacking them
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、２分割方式の配列乗算器に関する
もので、特に２系統の乗算を同時に行なうことに
よつて演算効率を高めるために使用されるもので
ある。
もので、特に２系統の乗算を同時に行なうことに
よつて演算効率を高めるために使用されるもので
ある。
〔発明の技術的背景〕
従来、２分割可能な乗算器として、例えば第１
図に示すようなものが使用されている。図におい
て、Ｍ０〜Ｍ３はそれぞれ、ｍビツト×ｍビツト
の乗算器で、これら乗算器Ｍ０〜Ｍ３にはそれぞ
れ、被乗数XH，XL（XH：上位ビツト、XL：下位
ビツト）および乗数YH，YL（YH：上位ビツト、
YL：下位ビツト）が選択的に供給される。すな
わち、乗算器Ｍ０には、被乗数XL、乗数YLが供
給され、下位ビツトＬ側の演算（乗算）出力が出
力信号Ｚ０として出力されるとともに、上位ビツ
トＨ側の出力が加算器Ａ０に供給される。上記乗
算器Ｍ１には、被乗数XH、乗数YLが供給され、
下位ビツトＬ側の演算出力がセレクタＳ０を介し
て上記加算器Ａ０に供給される。この加算器Ａ０
による加算出力は、加算器Ａ１に供給され、キヤ
リCaが加算器Ａ２に供給される。上記乗算器Ｍ
１の上位ビツトＨ側の演算出力は、セレクタＳ１
を介して上記加算器Ａ２に供給される。上記乗算
器Ｍ２には、被乗数XL、乗数YHが供給され、下
位ビツトＬ側の演算出力はセレクタＳ２を介して
上記加算器Ａ１に供給される。この加算器Ａ１に
よる加算出力は出力信号Ｚ１として出力され、キ
ヤリCaが加算器Ａ３に供給される。一方、上記
乗算器Ｍ２の上位ビツトＨ側の演算出力は、セレ
クタＳ１を介して上記加算器Ａ２に供給される。
この加算器Ａ２の加算出力は、上記加算器Ａ３に
供給され、キヤリCaが加算器Ａ４に供給される。
上記乗算器Ｍ３には、被乗数XH、乗数YHが供給
され、下位ビツトＬ側の演算出力は上記加算器Ａ
３に供給される。この加算器Ａ３による加算出力
は出力信号Ｚ２として出力され、キヤリCaが加
算器Ａ５に供給される。一方、上記乗算器Ｍ３の
上位ビツトＨ側の演算出力は上記加算器Ａ４に供
給される。この加算器Ａ４には、加算数として
“０”が供給されており、上記乗算器Ｍ３の出力
と上記加算器Ａ２のキヤリCaとに基づく出力が
加算器Ａ５に供給される。また、上記加算器Ａ５
には加算数として“０”が供給されており、上記
加算器Ａ４の加算出力と上記加算器Ａ３のキヤリ
Caとに基づく出力が出力信号Ｚ３として出力さ
れるようになつている。
図に示すようなものが使用されている。図におい
て、Ｍ０〜Ｍ３はそれぞれ、ｍビツト×ｍビツト
の乗算器で、これら乗算器Ｍ０〜Ｍ３にはそれぞ
れ、被乗数XH，XL（XH：上位ビツト、XL：下位
ビツト）および乗数YH，YL（YH：上位ビツト、
YL：下位ビツト）が選択的に供給される。すな
わち、乗算器Ｍ０には、被乗数XL、乗数YLが供
給され、下位ビツトＬ側の演算（乗算）出力が出
力信号Ｚ０として出力されるとともに、上位ビツ
トＨ側の出力が加算器Ａ０に供給される。上記乗
算器Ｍ１には、被乗数XH、乗数YLが供給され、
下位ビツトＬ側の演算出力がセレクタＳ０を介し
て上記加算器Ａ０に供給される。この加算器Ａ０
による加算出力は、加算器Ａ１に供給され、キヤ
リCaが加算器Ａ２に供給される。上記乗算器Ｍ
１の上位ビツトＨ側の演算出力は、セレクタＳ１
を介して上記加算器Ａ２に供給される。上記乗算
器Ｍ２には、被乗数XL、乗数YHが供給され、下
位ビツトＬ側の演算出力はセレクタＳ２を介して
上記加算器Ａ１に供給される。この加算器Ａ１に
よる加算出力は出力信号Ｚ１として出力され、キ
ヤリCaが加算器Ａ３に供給される。一方、上記
乗算器Ｍ２の上位ビツトＨ側の演算出力は、セレ
クタＳ１を介して上記加算器Ａ２に供給される。
この加算器Ａ２の加算出力は、上記加算器Ａ３に
供給され、キヤリCaが加算器Ａ４に供給される。
上記乗算器Ｍ３には、被乗数XH、乗数YHが供給
され、下位ビツトＬ側の演算出力は上記加算器Ａ
３に供給される。この加算器Ａ３による加算出力
は出力信号Ｚ２として出力され、キヤリCaが加
算器Ａ５に供給される。一方、上記乗算器Ｍ３の
上位ビツトＨ側の演算出力は上記加算器Ａ４に供
給される。この加算器Ａ４には、加算数として
“０”が供給されており、上記乗算器Ｍ３の出力
と上記加算器Ａ２のキヤリCaとに基づく出力が
加算器Ａ５に供給される。また、上記加算器Ａ５
には加算数として“０”が供給されており、上記
加算器Ａ４の加算出力と上記加算器Ａ３のキヤリ
Caとに基づく出力が出力信号Ｚ３として出力さ
れるようになつている。
上記のような構成において、2mビツト×2mビ
ツトの乗算を行なう場合には、セレクタＳ０によ
つて、乗算器Ｍ１の下位ビツトＬ側の出力を選択
し、セレクタＳ１によつて上記乗算器Ｍ１の上位
ビツトＨ側の出力を選択するとともに、乗算器Ｍ
２の上位ビツトＨ側の出力を選択する。またセレ
クタＳ２によつて上記乗算器Ｍ２の下位ビツトＬ
側の出力を選択する。こうすることにより、第２
図に示すような2mビツト×2mビツトの乗算が行
なわれる。
ツトの乗算を行なう場合には、セレクタＳ０によ
つて、乗算器Ｍ１の下位ビツトＬ側の出力を選択
し、セレクタＳ１によつて上記乗算器Ｍ１の上位
ビツトＨ側の出力を選択するとともに、乗算器Ｍ
２の上位ビツトＨ側の出力を選択する。またセレ
クタＳ２によつて上記乗算器Ｍ２の下位ビツトＬ
側の出力を選択する。こうすることにより、第２
図に示すような2mビツト×2mビツトの乗算が行
なわれる。
一方、ｍビツト×ｍビツトの２系統の乗算を行
なう場合には、セレクタＳ０，Ｓ１およびＳ２に
よつて、乗算器Ｍ１，Ｍ２の出力を“０”に設定
し、この“０”を加算数として加算器Ａ０，Ａ１
およびＡ２に供給する。こうすることにより、Ｚ
１とＺ２には「XL，YL」が、Ｚ３とＺ２には
「XH，YH」がそれぞれ得られる。
なう場合には、セレクタＳ０，Ｓ１およびＳ２に
よつて、乗算器Ｍ１，Ｍ２の出力を“０”に設定
し、この“０”を加算数として加算器Ａ０，Ａ１
およびＡ２に供給する。こうすることにより、Ｚ
１とＺ２には「XL，YL」が、Ｚ３とＺ２には
「XH，YH」がそれぞれ得られる。
ところで、上述したような乗算器を構成する場
合、以下に記すような種々の問題を生ずる。
合、以下に記すような種々の問題を生ずる。
まず第１に、配線数が多い。特に、オペランド
Ｘ，Ｙを入力するところ、および乗算器Ｍ０〜Ｍ
３の結果を次段のセレクタＳ０〜Ｓ２、加算器Ａ
０〜Ａ３に入力する際の配線が多くなる。この傾
向はビツト長が大きくなるに従つて顕著となる。
Ｘ，Ｙを入力するところ、および乗算器Ｍ０〜Ｍ
３の結果を次段のセレクタＳ０〜Ｓ２、加算器Ａ
０〜Ａ３に入力する際の配線が多くなる。この傾
向はビツト長が大きくなるに従つて顕著となる。
第２の、冗長な回路が多い。例えば各乗算器Ｍ
０〜Ｍ３には最終和の加算器が内蔵されており、
加算器Ａ０〜Ａ５の機能と重複している。また、
セレクタＳ０〜Ｓ２も2mビツト×2mビツトの演
算時には不要である。
０〜Ｍ３には最終和の加算器が内蔵されており、
加算器Ａ０〜Ａ５の機能と重複している。また、
セレクタＳ０〜Ｓ２も2mビツト×2mビツトの演
算時には不要である。
第３に、上記第１、第２の理由によりLSI化し
た場合にパターン面積が大きくなる。
た場合にパターン面積が大きくなる。
第４に、動作速度が遅い。これは上述したよう
に、配線が多い（長い）ことにより配線容量など
による遅延が増大するためである。
に、配線が多い（長い）ことにより配線容量など
による遅延が増大するためである。
この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、分割可能であ
り、パターン面積が小さく、しかも高速演算が可
能な配列乗算器を提供することである。
もので、その目的とするところは、分割可能であ
り、パターン面積が小さく、しかも高速演算が可
能な配列乗算器を提供することである。
すなわち、この発明においては、上記の目的を
達成するために、配列乗算器を４つのアレイブロ
ツクに分割設定し、これらアレイブロツクに選択
的に乗数、被乗数あるいは不活性値を供給するよ
うに構成したもので、被乗数の上位半ワードと乗
数の下位半ワードとの積を取る第１アレイブロツ
クと、この第１アレイブロツクの被乗数入力端に
配設され、選択制御信号に基づいて上記第１アレ
イブロツクに不活性値あるいは被乗数を選択的に
供給する第１の選択回路と、被乗数の上位半ワー
ドと乗数の上位半ワードとの積を取る第２アレイ
ブロツクと、被乗数の下位半ワードと乗数の下位
半ワードとの積を取る第３アレイブロツクと、被
乗数の下位半ワードと乗数の上位半ワードとの積
を取る第４アレイブロツクと、上記第３アレイブ
ロツクと第４アレイブロツク間に配設され、選択
制御信号に基づいて上記第４アレイブロツクに不
活性値あるいは被乗数を選択的に供給する第２の
選択回路とを設け、上記選択制御信号により分割
可能に設定している。
達成するために、配列乗算器を４つのアレイブロ
ツクに分割設定し、これらアレイブロツクに選択
的に乗数、被乗数あるいは不活性値を供給するよ
うに構成したもので、被乗数の上位半ワードと乗
数の下位半ワードとの積を取る第１アレイブロツ
クと、この第１アレイブロツクの被乗数入力端に
配設され、選択制御信号に基づいて上記第１アレ
イブロツクに不活性値あるいは被乗数を選択的に
供給する第１の選択回路と、被乗数の上位半ワー
ドと乗数の上位半ワードとの積を取る第２アレイ
ブロツクと、被乗数の下位半ワードと乗数の下位
半ワードとの積を取る第３アレイブロツクと、被
乗数の下位半ワードと乗数の上位半ワードとの積
を取る第４アレイブロツクと、上記第３アレイブ
ロツクと第４アレイブロツク間に配設され、選択
制御信号に基づいて上記第４アレイブロツクに不
活性値あるいは被乗数を選択的に供給する第２の
選択回路とを設け、上記選択制御信号により分割
可能に設定している。
以下、この発明の一実施例のついて図面を参照
して説明する。第３図ａは、配列乗算器の基本セ
ル（フル・アダー）１１を示している。
して説明する。第３図ａは、配列乗算器の基本セ
ル（フル・アダー）１１を示している。
Xj，Yi（あるいはXj）は当セルのビツト積入
力、Si-1は前段のセルの加算出力、Ci-1は前段の
セルのキヤリ出力、Ciは当セル１１のキヤリ出
力、Siは当セル１１の加算出力である。配列乗算
器は、上記第３図の基本セル１１をアレイ状に配
設し、乗算を並列的に行なうもので、第３図ｂに
示すように上辺には被乗数Ｘ、左辺には乗数Ｙが
入力される。上記被乗数Ｘは上下方向、乗数Ｙは
左右方向にそれぞれアレイ状に並んだ各セルにビ
ツト毎に供給される。そして、各セルの交点では
Xi，Yjというビツト積が生成されセルの一方の
入力端に与えられる。今、上述した配列乗算器の
語長が2mビツトであるとすると、通常は2mビツ
ト×2mビツトの乗算が行なわれる。これに対し、
ｍビツト×ｍビツトの２系統の入力が供給される
とする。すなわち、XH，XL（XHは上位ｍビツト、
XLは下位ｍビツト）と、YH，YL（YHは上位ｍビ
ツト、YLは下位ｍビツト）が入力されXH，YHと
XL，YLとの２つの乗算を行なうものとする。こ
の場合は、XH，YLとXL，YHの乗算結果を“０”
に設定する必要がある。このような演算を実現す
るため、配列乗算器を第４図に示すように構成し
ている。すなわち、2mビツト×2mビツトの配列
乗算器を４分割設定し、右上のアレイブロツク１
２1でXL，YLの乗算を行ない、左下のアレイブロ
ツク１２2でXH，YHの乗算を行なう。上記XL，
YLの上位ビツトが右下のアレイブロツク１２3の
上半分を通過してその演算結果がＺ０，Ｚ１とし
て出力され、上記XH，YHの下位ビツトが、右下
のアレイブロツク１２3の下半分を通過してその
演算結果がＺ２，Ｚ３として出力される。この
際、双方の乗算が影響を及ぼし合つたり、未使用
の左上のアレイブロツク１２4の乗算出力が他の
領域に流入しないようにするために、左上と右下
のアレイブロツク１２4，１２3に選択制御信号
BDIVによつて制御される選択回路１３から被乗
数Ｘに“０”を与える。従つて、左上のアレイブ
ロツク１２4の演算結果は“０”となるので、他
のアレイブロツクに影響を与えることはない。ま
た、右下のアレイブロツク１２3の上下でそれぞ
れ別の演算を行なつているので、上のアレイブロ
ツクのキヤリ出力が下のアレイブロツクに流入し
ないようにするために、分離制御信号で制御
される分離回路１４を設けている。さらに、右下
のアレイブロツク１２3では加算結果Ｓとキヤリ
Ｃの加算のみを行なえば良いので、選択制御信号
BDIVによつて制御される選択回路１５によつて
被乗数Ｘに“０”を与える。
力、Si-1は前段のセルの加算出力、Ci-1は前段の
セルのキヤリ出力、Ciは当セル１１のキヤリ出
力、Siは当セル１１の加算出力である。配列乗算
器は、上記第３図の基本セル１１をアレイ状に配
設し、乗算を並列的に行なうもので、第３図ｂに
示すように上辺には被乗数Ｘ、左辺には乗数Ｙが
入力される。上記被乗数Ｘは上下方向、乗数Ｙは
左右方向にそれぞれアレイ状に並んだ各セルにビ
ツト毎に供給される。そして、各セルの交点では
Xi，Yjというビツト積が生成されセルの一方の
入力端に与えられる。今、上述した配列乗算器の
語長が2mビツトであるとすると、通常は2mビツ
ト×2mビツトの乗算が行なわれる。これに対し、
ｍビツト×ｍビツトの２系統の入力が供給される
とする。すなわち、XH，XL（XHは上位ｍビツト、
XLは下位ｍビツト）と、YH，YL（YHは上位ｍビ
ツト、YLは下位ｍビツト）が入力されXH，YHと
XL，YLとの２つの乗算を行なうものとする。こ
の場合は、XH，YLとXL，YHの乗算結果を“０”
に設定する必要がある。このような演算を実現す
るため、配列乗算器を第４図に示すように構成し
ている。すなわち、2mビツト×2mビツトの配列
乗算器を４分割設定し、右上のアレイブロツク１
２1でXL，YLの乗算を行ない、左下のアレイブロ
ツク１２2でXH，YHの乗算を行なう。上記XL，
YLの上位ビツトが右下のアレイブロツク１２3の
上半分を通過してその演算結果がＺ０，Ｚ１とし
て出力され、上記XH，YHの下位ビツトが、右下
のアレイブロツク１２3の下半分を通過してその
演算結果がＺ２，Ｚ３として出力される。この
際、双方の乗算が影響を及ぼし合つたり、未使用
の左上のアレイブロツク１２4の乗算出力が他の
領域に流入しないようにするために、左上と右下
のアレイブロツク１２4，１２3に選択制御信号
BDIVによつて制御される選択回路１３から被乗
数Ｘに“０”を与える。従つて、左上のアレイブ
ロツク１２4の演算結果は“０”となるので、他
のアレイブロツクに影響を与えることはない。ま
た、右下のアレイブロツク１２3の上下でそれぞ
れ別の演算を行なつているので、上のアレイブロ
ツクのキヤリ出力が下のアレイブロツクに流入し
ないようにするために、分離制御信号で制御
される分離回路１４を設けている。さらに、右下
のアレイブロツク１２3では加算結果Ｓとキヤリ
Ｃの加算のみを行なえば良いので、選択制御信号
BDIVによつて制御される選択回路１５によつて
被乗数Ｘに“０”を与える。
第５図は、上記選択回路１３の構成例を示して
いる。各ビツト毎に設けられたアンドゲート１６
１〜１６ｍの一方の入力端にはそれぞれ、被乗数
Xn+1〜X2nが供給され、他方の入力端にはそれぞ
れ選択制御信号が供給される。そして、上
記アンドゲート１６1〜１６ｍの出力が左上のア
レイブロツク１２4に供給される。また、被乗数
Xn+1〜X2nが左下のアレイブロツク１２2に供給
されるようになつている。なお、前記選択回路１
５も同様な構成である。
いる。各ビツト毎に設けられたアンドゲート１６
１〜１６ｍの一方の入力端にはそれぞれ、被乗数
Xn+1〜X2nが供給され、他方の入力端にはそれぞ
れ選択制御信号が供給される。そして、上
記アンドゲート１６1〜１６ｍの出力が左上のア
レイブロツク１２4に供給される。また、被乗数
Xn+1〜X2nが左下のアレイブロツク１２2に供給
されるようになつている。なお、前記選択回路１
５も同様な構成である。
第６図は、前記第４図における分離回路１４の
構成例を示している。セルアレーの各ビツト毎に
設けられたアンドゲート１７1〜１７ｍの一方の
入力端には、キヤリ出力C0〜Cn-1が供給され、
他方の入力端にはそれぞれ、分離制御信号が
供給される。上記アンドゲート１７1〜１７ｍの
出力C0′，C1′，…，Cn-2′，Cn-1′はそれぞれ、右
下のアレイブロツク１２3の下段に供給される。
構成例を示している。セルアレーの各ビツト毎に
設けられたアンドゲート１７1〜１７ｍの一方の
入力端には、キヤリ出力C0〜Cn-1が供給され、
他方の入力端にはそれぞれ、分離制御信号が
供給される。上記アンドゲート１７1〜１７ｍの
出力C0′，C1′，…，Cn-2′，Cn-1′はそれぞれ、右
下のアレイブロツク１２3の下段に供給される。
上記のような構成において、前記第４図の回路
の動作を説明する。選択制御信号およびお
よび分離制御信号がそれぞれ“１”レベルの
場合は、2mビツト×2mビツトの通常の乗算が行
なわれる。一方、上記選択制御信号および
分離制御信号がそれぞれ“０”レベルとなる
と、選択回路１３，１５を構成するアンドゲート
１６1〜１６ｍ、および分離回路１４を構成する
アンドゲート１７1〜１７ｍの出力が全て“０”
となる。従つて、左上のアレイブロツク１２4の
演算結果は“０”となり、この演算結果がアレイ
ブロツク１２2に供給される。また、右下のアレ
イブロツク１２3には被乗数Ｘに“０”が与えら
れるので、このアレイブロツク１２3では加算結
果Ｓにキヤリ出力Ｃを加算する演算のみが行なわ
れる。
の動作を説明する。選択制御信号およびお
よび分離制御信号がそれぞれ“１”レベルの
場合は、2mビツト×2mビツトの通常の乗算が行
なわれる。一方、上記選択制御信号および
分離制御信号がそれぞれ“０”レベルとなる
と、選択回路１３，１５を構成するアンドゲート
１６1〜１６ｍ、および分離回路１４を構成する
アンドゲート１７1〜１７ｍの出力が全て“０”
となる。従つて、左上のアレイブロツク１２4の
演算結果は“０”となり、この演算結果がアレイ
ブロツク１２2に供給される。また、右下のアレ
イブロツク１２3には被乗数Ｘに“０”が与えら
れるので、このアレイブロツク１２3では加算結
果Ｓにキヤリ出力Ｃを加算する演算のみが行なわ
れる。
このような構成によれば、オペランド入力はス
トレートに供給され、出力も一か所だけで良いの
で、配線数を大幅に低減できる。また、前記第１
図の回路においては、ワード長の半分の２入力加
算器が６個必要であつたのに対し、ワード長の２
倍の加算器が２個で済み、冗長な回路が少ない。
さらに、上記第４図の配列乗算器は、通常の配列
乗算器より若干パターン面積が増加する程度であ
り、前記第１図に示した回路に比べ大幅にパター
ン面積を低減できる。さらに、配線および冗長な
回路が少ないので配線容量による遅延、および冗
長な回路による遅延が少なく、高速動作が得られ
る。
トレートに供給され、出力も一か所だけで良いの
で、配線数を大幅に低減できる。また、前記第１
図の回路においては、ワード長の半分の２入力加
算器が６個必要であつたのに対し、ワード長の２
倍の加算器が２個で済み、冗長な回路が少ない。
さらに、上記第４図の配列乗算器は、通常の配列
乗算器より若干パターン面積が増加する程度であ
り、前記第１図に示した回路に比べ大幅にパター
ン面積を低減できる。さらに、配線および冗長な
回路が少ないので配線容量による遅延、および冗
長な回路による遅延が少なく、高速動作が得られ
る。
第７図は、この発明の他の実施例を示すもの
で、上記第４図の回路においては、左上のアレイ
ブロツク１２4に選択回路１３を設けたのに対し、
アレイブロツク１２4の演算結果の出力端に、分
離制御信号で制御される分離回路１８1，１
８2を設けたものである。図において、前記第４
図と同一構成部には同じ符号を付してその説明を
省略する。上記分離回路１８1，１８2はそれぞれ
基本的には前記第６図の回路と同様にアンドゲー
トによつて構成される。
で、上記第４図の回路においては、左上のアレイ
ブロツク１２4に選択回路１３を設けたのに対し、
アレイブロツク１２4の演算結果の出力端に、分
離制御信号で制御される分離回路１８1，１
８2を設けたものである。図において、前記第４
図と同一構成部には同じ符号を付してその説明を
省略する。上記分離回路１８1，１８2はそれぞれ
基本的には前記第６図の回路と同様にアンドゲー
トによつて構成される。
上記のような構成のおいて、分離制御信号
が“１”レベルの時には、通常の2mビツト×2m
ビツトの乗算が行なわれ、分離制御信号が
“０”レベルの時には、アレイブロツク１２4が分
離されるので、出力にはXL，YLおよびXH，YHの
乗算出力が得られる。このような構成においても
上記実施例と同様な効果が得られる。
が“１”レベルの時には、通常の2mビツト×2m
ビツトの乗算が行なわれ、分離制御信号が
“０”レベルの時には、アレイブロツク１２4が分
離されるので、出力にはXL，YLおよびXH，YHの
乗算出力が得られる。このような構成においても
上記実施例と同様な効果が得られる。
なお、上記各実施例においては、アレイブロツ
ク１２3に分離回路１４をそれぞれ設けたが、基
本セルの構造が、上記のアレイのキヤリ出力が下
のアレイに流入される心配のないものであれば、
特に設けなくても良い。また、第８図に示すよう
なブース乗算器にも適用可能である。第８図にお
いて、前記第４図と同一構成部には同じ符号を付
してその説明は省略する。YDECLはＹの下位デ
コータ、YDECHはＹの上位デコーダである。こ
のような構成においても前記第４図の回路と基本
的には同様な動作を行ない、同様な効果が得られ
る。
ク１２3に分離回路１４をそれぞれ設けたが、基
本セルの構造が、上記のアレイのキヤリ出力が下
のアレイに流入される心配のないものであれば、
特に設けなくても良い。また、第８図に示すよう
なブース乗算器にも適用可能である。第８図にお
いて、前記第４図と同一構成部には同じ符号を付
してその説明は省略する。YDECLはＹの下位デ
コータ、YDECHはＹの上位デコーダである。こ
のような構成においても前記第４図の回路と基本
的には同様な動作を行ない、同様な効果が得られ
る。
以上説明したようにこの発明によれば、分割可
能であり、パターン面積が小さく、しかも高速演
算が可能な配列乗算器が得られる。
能であり、パターン面積が小さく、しかも高速演
算が可能な配列乗算器が得られる。
第１図は従来の分割可能な乗算器を説明するた
めの図、第２図は上記第１図の乗算器の動作を説
明するための図、第３図は配列乗算器の構成を説
明するための図、第４図はこの発明の一実施例に
係る分割可能な配列乗算器を説明するための図、
第５図は上記第４図における選択回路の構成例を
示す図、第６図は上記第４図における分離回路の
構成例を示す図、第７図および第８図はそれぞれ
この発明の他の実施例を説明するための図であ
る。 １１……基本セル、１２4……第１アレイブロ
ツク、１２2……第２アレイブロツク、１２1……
第３アレイブロツク、１２3……第４アレイブロ
ツク、１３……第１選択回路、１５……第２選択
回路、１４，１８1，１８2……分離回路、BDIV
……選択制御信号、DIV……分離制御信号、XH
……被乗数の上位半ワード、XL……被乗数の下
位半ワード、YH……乗数の上位半ワード、YL…
…乗数の下位半ワード。
めの図、第２図は上記第１図の乗算器の動作を説
明するための図、第３図は配列乗算器の構成を説
明するための図、第４図はこの発明の一実施例に
係る分割可能な配列乗算器を説明するための図、
第５図は上記第４図における選択回路の構成例を
示す図、第６図は上記第４図における分離回路の
構成例を示す図、第７図および第８図はそれぞれ
この発明の他の実施例を説明するための図であ
る。 １１……基本セル、１２4……第１アレイブロ
ツク、１２2……第２アレイブロツク、１２1……
第３アレイブロツク、１２3……第４アレイブロ
ツク、１３……第１選択回路、１５……第２選択
回路、１４，１８1，１８2……分離回路、BDIV
……選択制御信号、DIV……分離制御信号、XH
……被乗数の上位半ワード、XL……被乗数の下
位半ワード、YH……乗数の上位半ワード、YL…
…乗数の下位半ワード。
Claims (1)
- 【特許請求の範囲】 １ 基本セルをアレイ状に配設し、乗算を並列的
に行なう配列乗算器において、被乗数の上位半ワ
ードと乗数の下位半ワードとの積を取る第１アレ
イブロツクと、この第１アレイブロツクの被乗数
入力端に配設され、選択制御信号に基づいて上記
第１アレイブロツクに不活性値あるいは被乗数を
選択的に供給する第１の選択回路と、被乗数の上
位半ワードと乗数の上位半ワードとの積を取る第
２アレイブロツクと、被乗数の下位半ワードと乗
数の下位半ワードとの積を取る第３アレイブロツ
クと、被乗数の下位半ワードと乗数の上位半ワー
ドとの積を取る第４アレイブロツクと、上記第３
アレイブロツクと第４アレイブロツク間に配設さ
れ、選択制御信号に基づいて上記第４アレイブロ
ツクに不活性値あるいは被乗数を選択的に供給す
る第２の選択回路とを具備し、上記選択制御信号
により分割可能に構成したことを特徴とする配列
乗算器。 ２ 上記第４アレイブロツクは、分割制御信号に
基づいて、キヤリ入力を取るか不活性値を取るか
を選択するための分割回路を備えることを特徴と
する特許請求の範囲第１項記載の配列乗算器。 ３ 基本セルをアレイ状に配設し、乗算を並列的
に行なう配列乗算器において、被乗数の上位半ワ
ードと乗数の下位半ワードとの積を取る第１アレ
イブロツクと、被乗数の上位半ワードと乗数の上
位半ワードとの積を取る第２アレイブロツクと、
被乗数の下位半ワードと乗数の下位半ワードとの
積を取る第３アレイブロツクと、上記第１アレイ
ブロツクの出力端に配設され、分割制御信号に基
づいてこの第１アレイブロツクから得た乗算出力
を上記第２、第３アレイブロツクに供給するか不
活性値を供給するかを選択する第１、第２の分離
回路と、被乗数の下位半ワードと乗数の上位半ワ
ードとの積を取る第４アレイブロツクと、上記第
３、第４アレイブロツク間に配設され選択信号に
基づいて上記第４アレイブロツクに不活性値ある
いは被乗数を選択的に供給する選択回路とを具備
し、上記分割制御信号により分割可能に構成した
ことを特徴とする配列乗算器。 ４ 上記第４アレイブロツクは、分離制御信号に
基づいて、キヤリ入力を取るか不活性値を取るか
選択するための分離回路を備えることを特徴とす
る特許請求の範囲第３項記載の配列乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59062758A JPS60205746A (ja) | 1984-03-30 | 1984-03-30 | 配列乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59062758A JPS60205746A (ja) | 1984-03-30 | 1984-03-30 | 配列乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60205746A JPS60205746A (ja) | 1985-10-17 |
| JPH0584529B2 true JPH0584529B2 (ja) | 1993-12-02 |
Family
ID=13209615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59062758A Granted JPS60205746A (ja) | 1984-03-30 | 1984-03-30 | 配列乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60205746A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62229440A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 配列乗算器 |
| JPS63200233A (ja) * | 1987-02-16 | 1988-08-18 | Fujitsu Ltd | 高速並列乗除計算機 |
| JP2553548B2 (ja) * | 1987-03-27 | 1996-11-13 | 松下電器産業株式会社 | 乗算剰余演算装置 |
| JPS643734A (en) * | 1987-06-25 | 1989-01-09 | Fujitsu Ltd | Multiplication circuit |
| US4953119A (en) * | 1989-01-27 | 1990-08-28 | Hughes Aircraft Company | Multiplier circuit with selectively interconnected pipelined multipliers for selectively multiplication of fixed and floating point numbers |
| EP0383965A1 (de) * | 1989-02-21 | 1990-08-29 | International Business Machines Corporation | Multiplizierwerk |
| JPH0468435A (ja) * | 1990-07-10 | 1992-03-04 | Toshiba Corp | 乗算器 |
-
1984
- 1984-03-30 JP JP59062758A patent/JPS60205746A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60205746A (ja) | 1985-10-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |