JPS63200233A - 高速並列乗除計算機 - Google Patents
高速並列乗除計算機Info
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- JPS63200233A JPS63200233A JP62031636A JP3163687A JPS63200233A JP S63200233 A JPS63200233 A JP S63200233A JP 62031636 A JP62031636 A JP 62031636A JP 3163687 A JP3163687 A JP 3163687A JP S63200233 A JPS63200233 A JP S63200233A
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- Japan
- Prior art keywords
- remainder
- multiplication
- bits
- adder
- partial
- Prior art date
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- Pending
Links
- 238000000034 method Methods 0.000 abstract description 11
- 239000000872 buffer Substances 0.000 description 23
- 238000010586 diagram Methods 0.000 description 17
- 238000004891 communication Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001186 cumulative effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
乗数と被乗数との部分積を並列処理によって求め、それ
ぞれの部分積の和を乗算出力とし、その乗算出力を所定
ビット毎に分割して、所定の除数で除算した剰余を剰余
テーブルを索引して求め、その剰余を加算して、乗算出
力を所定の除数で除算した剰余を得るもので、並列処理
により高速化することができる。
ぞれの部分積の和を乗算出力とし、その乗算出力を所定
ビット毎に分割して、所定の除数で除算した剰余を剰余
テーブルを索引して求め、その剰余を加算して、乗算出
力を所定の除数で除算した剰余を得るもので、並列処理
により高速化することができる。
本発明は、多数桁の乗算と、その乗算結果を所定の除数
で除算した剰余とを並列処理により高速で求めることが
できる高速並列乗除計算機に関するものである。
で除算した剰余とを並列処理により高速で求めることが
できる高速並列乗除計算機に関するものである。
データ通信等に於いて、通信内容を第三者に盗聴されて
も、その内容を理解できないように暗号化して通信を行
う暗号通信方式が知られている。
も、その内容を理解できないように暗号化して通信を行
う暗号通信方式が知られている。
例えば、公開暗号系のＲ３Ａ方式（Ｒｏｎａｌｄ Ｌ。
Ｒｉｖｅｓｔ 、 Ａｄｉ Ｓｈａｍｉｒ 、 Ｌ
、 Ａｄｌｅｍａｎの頭文字のＲ，Ａ、Ｓをとって名付
けられた）は、平文をＭとし、Ｅ、Ｐを整数とした時に
、ＭをＥ乗した値を、Ｐで除算した剰余を暗号文Ｒとす
るもので、Ｒ＝ＭＥｍｏｄｐの暗号化処理が行われ、又
復号化は、暗号文ＲをＤ乗した値を、Ｐで除算した剰余
を平文Ｍとするもので、Ｍ＝Ｒ’ｍｏｄＰの演算処理が
行われる。この場合、素数ｐ、ｑの積ｐ−ｑ＝ｐとし、
（ｐ−１） （ｑ−１）と互いに素である整数をＤと
し、Ｅ−Ｄ＝１（ｍｏｄ（（ｐ−１）（ｑ−１））とな
る整数Ｅを用いるものであり、Ｅ、 Ｐが暗号化鍵、
Ｄ、Ｐが復号化鍵となる。そして、それらは５１２ビッ
ト以上必要とされている。従って、このような墓乗剰余
計算を行う場合に、多数桁の乗算及び剰余算を必要とし
、それらの高速化が要望されている。
、 Ａｄｌｅｍａｎの頭文字のＲ，Ａ、Ｓをとって名付
けられた）は、平文をＭとし、Ｅ、Ｐを整数とした時に
、ＭをＥ乗した値を、Ｐで除算した剰余を暗号文Ｒとす
るもので、Ｒ＝ＭＥｍｏｄｐの暗号化処理が行われ、又
復号化は、暗号文ＲをＤ乗した値を、Ｐで除算した剰余
を平文Ｍとするもので、Ｍ＝Ｒ’ｍｏｄＰの演算処理が
行われる。この場合、素数ｐ、ｑの積ｐ−ｑ＝ｐとし、
（ｐ−１） （ｑ−１）と互いに素である整数をＤと
し、Ｅ−Ｄ＝１（ｍｏｄ（（ｐ−１）（ｑ−１））とな
る整数Ｅを用いるものであり、Ｅ、 Ｐが暗号化鍵、
Ｄ、Ｐが復号化鍵となる。そして、それらは５１２ビッ
ト以上必要とされている。従って、このような墓乗剰余
計算を行う場合に、多数桁の乗算及び剰余算を必要とし
、それらの高速化が要望されている。
前述の墓乗剰余計算は、乗算ＡＸＢと、剰余算ｍ ｏ
ｄ Ｐとを行うものであり、乗算ＡＸＢは、被乗数Ａを
Ｂ回繰り返し加算する方式や、被乗数Ａと乗数Ｂとの桁
数に対応した乗算器を設ける方式等がある。又剰余算ｍ
ｏｄＰは、乗算結果Ｘから繰り返し除数Ｐを減算し、残
りが除数Ｐより小さくなった時に求める剰余とする方式
、乗算結果Ｘから、除数Ｐと商との積を減算し、残りが
除数Ｐより大きいか否か判定し、大きい場合は、商を増
加して乗算結果Ｘから減算し、残りが除数Ｐより小さく
なった時に剰余とする方式、或いは除算器を設ける方式
等がある。
ｄ Ｐとを行うものであり、乗算ＡＸＢは、被乗数Ａを
Ｂ回繰り返し加算する方式や、被乗数Ａと乗数Ｂとの桁
数に対応した乗算器を設ける方式等がある。又剰余算ｍ
ｏｄＰは、乗算結果Ｘから繰り返し除数Ｐを減算し、残
りが除数Ｐより小さくなった時に求める剰余とする方式
、乗算結果Ｘから、除数Ｐと商との積を減算し、残りが
除数Ｐより大きいか否か判定し、大きい場合は、商を増
加して乗算結果Ｘから減算し、残りが除数Ｐより小さく
なった時に剰余とする方式、或いは除算器を設ける方式
等がある。
前述の幕乗剰余計算に於いて、桁数が数百程度になるも
のであるから、繰り返し加算により乗算を行う方式及び
繰り返し減算により剰余算を行う方式は、繰り返し回数
が非常に多くなるから、それに伴って処理時間が非常に
長くなり、且つ剰余算に於いては大小比較判定を必要と
するので、それによっても処理時間が長くなる。又多数
桁の乗算器を設けた場合は、回路規模が非常に大きくな
ると共に、キャリーの伝搬遅延の為に、乗算速度を充分
に向上することができないものであった。
のであるから、繰り返し加算により乗算を行う方式及び
繰り返し減算により剰余算を行う方式は、繰り返し回数
が非常に多くなるから、それに伴って処理時間が非常に
長くなり、且つ剰余算に於いては大小比較判定を必要と
するので、それによっても処理時間が長くなる。又多数
桁の乗算器を設けた場合は、回路規模が非常に大きくな
ると共に、キャリーの伝搬遅延の為に、乗算速度を充分
に向上することができないものであった。
本発明は、並列演算を可能として、乗算及び除算を伴う
幕乗剰余計算の高速化を図ることを目的とするものであ
る。
幕乗剰余計算の高速化を図ることを目的とするものであ
る。
本発明の高速並列乗除計算機は、分割乗算と分割剰余算
とを行うものであり、第１図を参照して説明する。被乗
数Ａと乗数Ｂとを所定ビット数毎に分割して、それぞれ
の部分積を求める乗算器ｌ−１〜１−ｎと、これらの乗
算器１−１〜１−ｎの出力を加算して乗算出力を得る加
算器２とからなる乗算ブロック３と、この乗算ブロック
３の乗算出力を所定ビット数毎に分割して、それぞれ所
定の除数で除算した剰余を求める剰余テーブル４−１〜
４−ｍと、これらの剰余テーブル４−１〜４−ｍの出力
を加算して、乗算出力を所定の除数で除算した剰余を出
力する加算器５とからなる剰余ブロック６とを設けたも
のである。
とを行うものであり、第１図を参照して説明する。被乗
数Ａと乗数Ｂとを所定ビット数毎に分割して、それぞれ
の部分積を求める乗算器ｌ−１〜１−ｎと、これらの乗
算器１−１〜１−ｎの出力を加算して乗算出力を得る加
算器２とからなる乗算ブロック３と、この乗算ブロック
３の乗算出力を所定ビット数毎に分割して、それぞれ所
定の除数で除算した剰余を求める剰余テーブル４−１〜
４−ｍと、これらの剰余テーブル４−１〜４−ｍの出力
を加算して、乗算出力を所定の除数で除算した剰余を出
力する加算器５とからなる剰余ブロック６とを設けたも
のである。
被乗数Ａと乗数Ｂとを例えば１６ビツト毎等の所定のビ
ット数毎に分割して、乗算器１−１〜１−ｎにより部分
積を求める。例えば、被乗数Ａと乗数Ｂとをｒビット毎
に２分割したとすると、Ａ＝ＡＩ ２’−’ ＋Ａ
２ Ｂ＋Ｂ＋ ２ｒ−１＋３゜ と表すことができ、この時ＡＸＢは、 ＡＸＢ＝ＡＩ Ｂｌ ２”’−” ＋ （Ａ＋ ８２ ＋Ａ２ Ｂ＋ ）’ｌ’−’＋Ａ
２Ｂ。
ット数毎に分割して、乗算器１−１〜１−ｎにより部分
積を求める。例えば、被乗数Ａと乗数Ｂとをｒビット毎
に２分割したとすると、Ａ＝ＡＩ ２’−’ ＋Ａ
２ Ｂ＋Ｂ＋ ２ｒ−１＋３゜ と表すことができ、この時ＡＸＢは、 ＡＸＢ＝ＡＩ Ｂｌ ２”’−” ＋ （Ａ＋ ８２ ＋Ａ２ Ｂ＋ ）’ｌ’−’＋Ａ
２Ｂ。
となるから、Ａ４ Ｂ＋ （ｉ＝Ｌ ２）の部分積
をそれぞれ乗算器により並列的に求め、部分積を加算器
２により加算し、桁数が多い場合でも、並列処理により
高速乗算を行うことができる。
をそれぞれ乗算器により並列的に求め、部分積を加算器
２により加算し、桁数が多い場合でも、並列処理により
高速乗算を行うことができる。
又乗算出力を例えば１６ビツト等の所定のビット数毎に
分割し、それぞれを所定の除数で除算した剰余を求める
剰余テーブル４−１〜４−ｍを検索して部分剰余を求め
る。そして、各剰余テーブル４−１〜４−ｍからの部分
剰余を加算器５で加算し、加算出力が所定の除数より小
さい場合は、乗算出力を所定の除数で除算した剰余とな
る。
分割し、それぞれを所定の除数で除算した剰余を求める
剰余テーブル４−１〜４−ｍを検索して部分剰余を求め
る。そして、各剰余テーブル４−１〜４−ｍからの部分
剰余を加算器５で加算し、加算出力が所定の除数より小
さい場合は、乗算出力を所定の除数で除算した剰余とな
る。
以下図面を参照して本発明の実施例について詳細に説明
する。
する。
第２図は本発明の実施例のブロック図であり、被乗数Ａ
と乗数Ｂと除数Ｐとをそれぞれ５１２ビツトとし、波乗
ｇ＆Ａと乗数Ｂとをそれぞれ１６ビツト毎に３２ブロツ
クに分割した場合について示す。同図に於いて、１１−
１〜１１−６３は乗算器、１２は加算器、１３は乗算プ
ロ・７り、１４−１〜１４−３２は剰余テーブル、１５
は加算器、１６は剰余ブロック、１７ａ、１７ｂはシフ
トレジスタ、１８はアドレス発生器、１９は制御部であ
る。シフトレジスタ１７ａ、１７ｂに、被乗数Ａと乗数
Ｂとが１６ビソト毎にＡ０〜Ａ：ｌＩＩ Ｂ（１〜Ｂ
ｆｆｌに分割されてセットされ、１回の部分積演算毎に
矢印方向にそれぞれシフトされ、シフトレジスタ１７ａ
には左端から“０”、シフトレジスタ１７ｂには右端か
ら“０”が加えられる。
と乗数Ｂと除数Ｐとをそれぞれ５１２ビツトとし、波乗
ｇ＆Ａと乗数Ｂとをそれぞれ１６ビツト毎に３２ブロツ
クに分割した場合について示す。同図に於いて、１１−
１〜１１−６３は乗算器、１２は加算器、１３は乗算プ
ロ・７り、１４−１〜１４−３２は剰余テーブル、１５
は加算器、１６は剰余ブロック、１７ａ、１７ｂはシフ
トレジスタ、１８はアドレス発生器、１９は制御部であ
る。シフトレジスタ１７ａ、１７ｂに、被乗数Ａと乗数
Ｂとが１６ビソト毎にＡ０〜Ａ：ｌＩＩ Ｂ（１〜Ｂ
ｆｆｌに分割されてセットされ、１回の部分積演算毎に
矢印方向にそれぞれシフトされ、シフトレジスタ１７ａ
には左端から“０”、シフトレジスタ１７ｂには右端か
ら“０”が加えられる。
被乗数Ａ及び乗数Ｂは、
Ａ＝Ａ３１２４９’ ＋Ａｚｏ２”’ ＋ ” ・＋Ａ
Ｉ ２′６＋Ａ。
Ｉ ２′６＋Ａ。
Ｂ＝８３＋２４９’ 十Ｂ３゜２４８０＋・・・＋１３
． ２１ｂ＋ＢＯ と表すことができるから、乗算器１１−１〜１１−６３
による１６ビツト×１６ビツトの乗算を行った３２ビツ
トの部分積Ｍｉ（ｉ＝０〜３１）は第３図に示すように
３２Ｘ３２＝１０２４個得られる。この部分積はＭｉ
−Ａ； Ｂｋ ２１６”” で表される。
． ２１ｂ＋ＢＯ と表すことができるから、乗算器１１−１〜１１−６３
による１６ビツト×１６ビツトの乗算を行った３２ビツ
トの部分積Ｍｉ（ｉ＝０〜３１）は第３図に示すように
３２Ｘ３２＝１０２４個得られる。この部分積はＭｉ
−Ａ； Ｂｋ ２１６”” で表される。
乗算器１１−１〜１１−６３から出力される１回目の部
分積は、Ａｏ Ｂｏ 〜Ａｏ Ｂａ＋、’ ＡＩ Ｂ３
１〜Ａ３１Ｂ：Ｉ＋となる。そして、シフトレジスタ１
７ａ、１７ｂが矢印方向にそれぞれシフトされるから、
２回目の部分積は、Ｏ，Ａ、Ｂ、〜Ａ、Ｂ：ｌ。
分積は、Ａｏ Ｂｏ 〜Ａｏ Ｂａ＋、’ ＡＩ Ｂ３
１〜Ａ３１Ｂ：Ｉ＋となる。そして、シフトレジスタ１
７ａ、１７ｂが矢印方向にそれぞれシフトされるから、
２回目の部分積は、Ｏ，Ａ、Ｂ、〜Ａ、Ｂ：ｌ。
、 Ａ２ Ｂ２ＯＡ：＋＋Ｂｉｏ、０となる。以下同様
にして、シフトレジスタ１７ａ、１７ｂの内容が総て“
０”となった時に、部分積の総和を乗算出力として加算
器１２から出力する。
にして、シフトレジスタ１７ａ、１７ｂの内容が総て“
０”となった時に、部分積の総和を乗算出力として加算
器１２から出力する。
部分積の加算は、第４図に示すように桁対応に行われる
。即ち、１回目に出力された６４個の部分積Ａｏ Ｂｏ
”Ａｏ Ｂ３１．ＡＩ Ｂｔ＋〜Ａ３１８３１と、２回
目に出力された６２個の部分積Ａ＋Ｂｏ〜Ａ＋ Ｂ：＋
ｏ、Ａ２Ｂ３゜ Ａ：＋＋Ｂ３ｏとを桁対応に加算し、
以下同様にして３２回目の１個の部分積Ａ３１Ｂ０を桁
対応に加算することにより、乗算出力が得られる。
。即ち、１回目に出力された６４個の部分積Ａｏ Ｂｏ
”Ａｏ Ｂ３１．ＡＩ Ｂｔ＋〜Ａ３１８３１と、２回
目に出力された６２個の部分積Ａ＋Ｂｏ〜Ａ＋ Ｂ：＋
ｏ、Ａ２Ｂ３゜ Ａ：＋＋Ｂ３ｏとを桁対応に加算し、
以下同様にして３２回目の１個の部分積Ａ３１Ｂ０を桁
対応に加算することにより、乗算出力が得られる。
第５図は乗算ブロックの概略ブロック図であり、乗算器
１１−１〜１１−６３は、それぞれ１６ビツト毎に分割
された被乗数Ａと乗数Ｂとの部分積を求め、加算器１２
に於いては、各乗算器１１−１〜１１−６３の出力を累
算器１２−１〜１２−６３により累算し、３２回目の部
分積が得られた時に、加算部１２Ａにより累算結果の総
和を求めて乗算出力とするものである。
１１−１〜１１−６３は、それぞれ１６ビツト毎に分割
された被乗数Ａと乗数Ｂとの部分積を求め、加算器１２
に於いては、各乗算器１１−１〜１１−６３の出力を累
算器１２−１〜１２−６３により累算し、３２回目の部
分積が得られた時に、加算部１２Ａにより累算結果の総
和を求めて乗算出力とするものである。
乗算ブロック１３からの乗算出力は、剰余ブロック１６
に加えられる。剰余ブロック１６に於いては、所定ビッ
ト数毎に分割された乗算出力を用いて剰余テーブル１４
−１〜１４−３２を検索するものであり、除数Ｐを前述
のように５１２ビツトとしているから、加算器１２から
乗算出力として剰余ブロック１６に加えられる１０２４
ビツトのうちの下５１２ビットについては剰余が生じな
いものであるから、そのまま剰余ブロック１６の加算器
１５に人力し、上５１２ビットについて４ビツト毎に取
り出され、アドレス発生器１８からの５ビツトとを合わ
せた９ビツトをアドレスとして、剰余テーブル１４−１
〜１４−Ａ ２をアクセスする。
に加えられる。剰余ブロック１６に於いては、所定ビッ
ト数毎に分割された乗算出力を用いて剰余テーブル１４
−１〜１４−３２を検索するものであり、除数Ｐを前述
のように５１２ビツトとしているから、加算器１２から
乗算出力として剰余ブロック１６に加えられる１０２４
ビツトのうちの下５１２ビットについては剰余が生じな
いものであるから、そのまま剰余ブロック１６の加算器
１５に人力し、上５１２ビットについて４ビツト毎に取
り出され、アドレス発生器１８からの５ビツトとを合わ
せた９ビツトをアドレスとして、剰余テーブル１４−１
〜１４−Ａ ２をアクセスする。
剰余テーブル１４−１〜１４−３２から読出された部分
剰余は加算器１５により加算され、加算結果が除数Ｐよ
り大きい場合は、再び剰余テーブル１４−１〜１４−３
２を検索する為に、制御部１９の制御によって加えられ
る。そして、加算結果が除数Ｐより小さい場合に、加算
結果が剰余として出力される。
剰余は加算器１５により加算され、加算結果が除数Ｐよ
り大きい場合は、再び剰余テーブル１４−１〜１４−３
２を検索する為に、制御部１９の制御によって加えられ
る。そして、加算結果が除数Ｐより小さい場合に、加算
結果が剰余として出力される。
第６図は剰余ブロックの概略ブロック図であり、被除数
Ｘを除数Ｐで除算、した時の剰余Ｒを求めるもので、乗
算ブロック１３からの乗算出力の上５１２ビットが破除
ＤＸとしてレジスタ２０の各レジスタ部２０−１〜２０
−３２に１６ビツト毎にセットされる。
Ｘを除数Ｐで除算、した時の剰余Ｒを求めるもので、乗
算ブロック１３からの乗算出力の上５１２ビットが破除
ＤＸとしてレジスタ２０の各レジスタ部２０−１〜２０
−３２に１６ビツト毎にセットされる。
各レジスタ部２０−１〜２０−３２の内容により剰余テ
ーブル２１の各部分剰余を求める剰余テ−プル１４−１
〜１４−３２が検索され、読出された部分剰余は加算器
２２により加算される。加算出力は引算器２４に於いて
除数Ｐが引算され、剰余が除数Ｐより小さい場合は負と
なるから、加算器２２の加算結果をセレクタ２３から剰
余Ｒとして出力させ、又剰余が除数Ｐより大きい場合は
正となるから、引算器２４の引算結果をセレクタ２３か
ら剰余Ｒとして出力させる。なお、この引算結果が除数
Ｐより大きい場合は、再度レジスタ２０に加えられるよ
うにセレクタ２３が制御される。
ーブル２１の各部分剰余を求める剰余テ−プル１４−１
〜１４−３２が検索され、読出された部分剰余は加算器
２２により加算される。加算出力は引算器２４に於いて
除数Ｐが引算され、剰余が除数Ｐより小さい場合は負と
なるから、加算器２２の加算結果をセレクタ２３から剰
余Ｒとして出力させ、又剰余が除数Ｐより大きい場合は
正となるから、引算器２４の引算結果をセレクタ２３か
ら剰余Ｒとして出力させる。なお、この引算結果が除数
Ｐより大きい場合は、再度レジスタ２０に加えられるよ
うにセレクタ２３が制御される。
第７図は前述の分割剰余計算の動作説明図であり、１０
進数を例に示すものである。被除数Ｘがｒ２５３９１５
０１ｊで、除数Ｐがｒ５０３９Ｊの場合、各桁に分解さ
れる。剰余テーブルＴａには、１〜９Ｘ１０’を５０３
９で割算した時の９種類の剰余が格納され、剰余テーブ
ルＴｂには、１〜９Ｘ１０’を５０３９で割算した時の
９種類の剰余が格納され、剰余テーブルＴｃには、１〜
９Ｘ１０’を５０３９で割算した時の９種類の剰余が格
納され、剰余テーブルＴｄには、１〜９×１０４を５０
３９で割算した時の９種類の剰余が格納されている。従
って、分解した各桁の数値をアドレスとしてアクセスす
ることにより、剰余を読出すことができる。
進数を例に示すものである。被除数Ｘがｒ２５３９１５
０１ｊで、除数Ｐがｒ５０３９Ｊの場合、各桁に分解さ
れる。剰余テーブルＴａには、１〜９Ｘ１０’を５０３
９で割算した時の９種類の剰余が格納され、剰余テーブ
ルＴｂには、１〜９Ｘ１０’を５０３９で割算した時の
９種類の剰余が格納され、剰余テーブルＴｃには、１〜
９Ｘ１０’を５０３９で割算した時の９種類の剰余が格
納され、剰余テーブルＴｄには、１〜９×１０４を５０
３９で割算した時の９種類の剰余が格納されている。従
って、分解した各桁の数値をアドレスとしてアクセスす
ることにより、剰余を読出すことができる。
この場合は、剰余テーブルＴａ−Ｔｄからそれぞれ２０
９，１３１２，２６９９．４３３７が部分剰余として読
出される。又除数Ｐより小さい値はそのままシフトダウ
ンし、部分剰余と共に加算する。この加算出力は１００
５Ｂとなり除数Ｐより大きくなる。
９，１３１２，２６９９．４３３７が部分剰余として読
出される。又除数Ｐより小さい値はそのままシフトダウ
ンし、部分剰余と共に加算する。この加算出力は１００
５Ｂとなり除数Ｐより大きくなる。
そこで、再度各桁に分解し、除数Ｐより大きい値の桁の
１００００について剰余テーブルＴｄを検索し、部分剰
余４９６１が読出され、除数Ｐより小さい値はそのまま
シフトダウンして、部分剰余と加算すると、５０１９と
なり、除数Ｐより小さい値となるから、求める剰余とな
る。
１００００について剰余テーブルＴｄを検索し、部分剰
余４９６１が読出され、除数Ｐより小さい値はそのまま
シフトダウンして、部分剰余と加算すると、５０１９と
なり、除数Ｐより小さい値となるから、求める剰余とな
る。
又第６図の引算器２４により加算器２２の加算出力から
除数Ｐを引算するものであるから、前述の加算出力１０
０５Ｂから除数Ｐの５０３９を引算し、その引算出力が
５０１９となり、除数Ｐより小さいので、この引算出力
を求める剰余として出力する。
除数Ｐを引算するものであるから、前述の加算出力１０
０５Ｂから除数Ｐの５０３９を引算し、その引算出力が
５０１９となり、除数Ｐより小さいので、この引算出力
を求める剰余として出力する。
第８図は乗算ブロックの実施例のブロック図であり、３
１は部分積を求める乗算器、３２．３３はバッファ、３
４は加算器、３５〜３７はフリップフロップ（ＦＦ）、
３８はバッファであり、シフトレジスタ１７ａ、１７ｂ
（第２図参照）から１６ビツト毎に分割された被乗数
Ａ□と乗数ＢＫとが入力される。
１は部分積を求める乗算器、３２．３３はバッファ、３
４は加算器、３５〜３７はフリップフロップ（ＦＦ）、
３８はバッファであり、シフトレジスタ１７ａ、１７ｂ
（第２図参照）から１６ビツト毎に分割された被乗数
Ａ□と乗数ＢＫとが入力される。
第９図はタイミングチャートを示し、（ａ）は乗算器３
１に入力されるデータ、（ｂ）は乗算器３１へ加える乗
算クロック信号Ｓ １ 、 （Ｃ）はフリップフロップ
３５．３６に加えるクロック信号Ｓ３、（ｄｌはバッフ
ァ３２．３３の切替信号Ｓ２、（＋１４）はフリップフ
ロップ３７に加えるクロック信号Ｓ４を示す。
１に入力されるデータ、（ｂ）は乗算器３１へ加える乗
算クロック信号Ｓ １ 、 （Ｃ）はフリップフロップ
３５．３６に加えるクロック信号Ｓ３、（ｄｌはバッフ
ァ３２．３３の切替信号Ｓ２、（＋１４）はフリップフ
ロップ３７に加えるクロック信号Ｓ４を示す。
乗算器３１は乗算クロック信号Ｓ１に従って、３２ビツ
トのＡ、ＢＫの部分積を出力する。この部分積はバッフ
ァ３２を介して加算器３４に加えられて、前の加算結果
をラッチしたフリップフロップ３５からの３８ビツトと
加算されてフリップフロップ３５にラッチされ、部分積
の累積加算が行われる。３２回の部分積の加算が行われ
ると、切替信号Ｓ２によりバッファ３３が選択されて、
下位側の乗算ブロックのフリップフロップ３６からバッ
ファ３３に加えられた上位２２ビツトが繰り上げデータ
として加算器３４に加えられ、部分積の９桁対応の乗算
出力がフリップフロップ３５にラッチされる。
トのＡ、ＢＫの部分積を出力する。この部分積はバッフ
ァ３２を介して加算器３４に加えられて、前の加算結果
をラッチしたフリップフロップ３５からの３８ビツトと
加算されてフリップフロップ３５にラッチされ、部分積
の累積加算が行われる。３２回の部分積の加算が行われ
ると、切替信号Ｓ２によりバッファ３３が選択されて、
下位側の乗算ブロックのフリップフロップ３６からバッ
ファ３３に加えられた上位２２ビツトが繰り上げデータ
として加算器３４に加えられ、部分積の９桁対応の乗算
出力がフリップフロップ３５にラッチされる。
このフリップフロップ３５にラッチされた３８ビツトの
データのうちの上位（ＭＳＢ）２２ビツトは、クロック
信号Ｓ３によってフリップフロップ３６にラッチされ、
上位側の乗算ブロックのバッファ３３に加えられるもの
であり、又下位（ＬＳＢ）１６ビツトは、クロック信号
Ｓ４のタイミングでフリップフロップ３７にランチされ
、バッファ３８に加えられる。
データのうちの上位（ＭＳＢ）２２ビツトは、クロック
信号Ｓ３によってフリップフロップ３６にラッチされ、
上位側の乗算ブロックのバッファ３３に加えられるもの
であり、又下位（ＬＳＢ）１６ビツトは、クロック信号
Ｓ４のタイミングでフリップフロップ３７にランチされ
、バッファ３８に加えられる。
１０２４ビツトの乗算出力のうちの下位５１２ビツトに
対応する部分積を求める乗算ブロックの場合は、バッフ
ァ３８にセントされた１６ビソトはそのまま剰余ブロッ
クに加えられ、上位５１２ビツトに対応する部分積を求
める乗算ブロックの場合は、バッファ３８にセットされ
た１６ビツトは、選択信号Ｓ５によって４ビツト毎に剰
余ブロックに加えられる。なお、信号Ｓｌ〜Ｓ５は制御
部１９（第２図参照）から出力される。
対応する部分積を求める乗算ブロックの場合は、バッフ
ァ３８にセントされた１６ビソトはそのまま剰余ブロッ
クに加えられ、上位５１２ビツトに対応する部分積を求
める乗算ブロックの場合は、バッファ３８にセットされ
た１６ビツトは、選択信号Ｓ５によって４ビツト毎に剰
余ブロックに加えられる。なお、信号Ｓｌ〜Ｓ５は制御
部１９（第２図参照）から出力される。
第１０図は剰余ブロックの実施例のブロック図であり、
４１は剰余テーブル、４２は加算器１５（第２図参照）
の一部に対応する加算器、４３゜４４はバッファ、４５
．４７〜４９はフリップフロップ、４６は加算器、５０
は引算器、５１は除数Ｐを設定したレジスタ、５２．５
３はバッファである。剰余テーブル４１には、アドレス
発生器１８’ （第２図参照）からの５ビツトのアドレ
スと、バッファ３８（第８図参照）からの４ビツトとの
合計９ビツトがアドレスとして加えられ、部分剰余が読
出される。
４１は剰余テーブル、４２は加算器１５（第２図参照）
の一部に対応する加算器、４３゜４４はバッファ、４５
．４７〜４９はフリップフロップ、４６は加算器、５０
は引算器、５１は除数Ｐを設定したレジスタ、５２．５
３はバッファである。剰余テーブル４１には、アドレス
発生器１８’ （第２図参照）からの５ビツトのアドレ
スと、バッファ３８（第８図参照）からの４ビツトとの
合計９ビツトがアドレスとして加えられ、部分剰余が読
出される。
第１１図は剰余ブロックのタイミングチャートであり、
（ａ）はクロック信号、（ｂ）はバッファ４３゜４４を
選択する選択信号Ｓ６、Ｉｃ）はフリップフロップ４５
に加えるクロック信号Ｓ７、（ｄｌはフリップフロップ
４７〜４９に加えるクロック信号Ｓ８、（ｅ）はバッフ
ァ５２．５３を選択する選択信号Ｓ９であり、それぞれ
制御部１９ （第２図参照）から加えられる。
（ａ）はクロック信号、（ｂ）はバッファ４３゜４４を
選択する選択信号Ｓ６、Ｉｃ）はフリップフロップ４５
に加えるクロック信号Ｓ７、（ｄｌはフリップフロップ
４７〜４９に加えるクロック信号Ｓ８、（ｅ）はバッフ
ァ５２．５３を選択する選択信号Ｓ９であり、それぞれ
制御部１９ （第２図参照）から加えられる。
１０２４ビツトの乗算出力のうちの下位５１２ビツトに
ついては、それぞれの１６ビツトの部分乗算出力がバッ
ファ４４に加えられ、上位５１２ビツトについては、そ
れぞれの１６ビツトの部分乗算出力のうちの４ビツトが
選択され、アドレス発生器１９からの５ビツトとの合計
９ビツトが剰余テーブル４１のアドレスとして加えられ
、部分剰余が読出されてバッファ４３に加えられる。
ついては、それぞれの１６ビツトの部分乗算出力がバッ
ファ４４に加えられ、上位５１２ビツトについては、そ
れぞれの１６ビツトの部分乗算出力のうちの４ビツトが
選択され、アドレス発生器１９からの５ビツトとの合計
９ビツトが剰余テーブル４１のアドレスとして加えられ
、部分剰余が読出されてバッファ４３に加えられる。
なお、剰余テーブルには、上位５１２ビツトを４ビツト
毎に分割したものの剰余（ｍｏｄ Ｐ）の値が書込ま
れている。即ち、上位５１２ビツトを４ビツト毎に分割
し、Ａｌ２７ ＋ ＡＨ□８．・・・Ａ、（Ａｉは４
ビツト、Ａ １２７はＭＳ８４ビット）と表すと、各Ａ
、に対応する剰余ビットは、次表に示すものとなる。
毎に分割したものの剰余（ｍｏｄ Ｐ）の値が書込ま
れている。即ち、上位５１２ビツトを４ビツト毎に分割
し、Ａｌ２７ ＋ ＡＨ□８．・・・Ａ、（Ａｉは４
ビツト、Ａ １２７はＭＳ８４ビット）と表すと、各Ａ
、に対応する剰余ビットは、次表に示すものとなる。
アドレス発生器１８からの５ビツトのアドレスは、前記
Ａ。−Ａ１□７の何れのテーブルを選択するかを決定し
くＡＪを選ぶ）、乗算出力からの４ビツトは、選ばれた
Ａｊの内容を選択する為のアドレスとなっている。
Ａ。−Ａ１□７の何れのテーブルを選択するかを決定し
くＡＪを選ぶ）、乗算出力からの４ビツトは、選ばれた
Ａｊの内容を選択する為のアドレスとなっている。
選択信号Ｓ６が“１″の時にバッファ４３が選択され、
“Ｏ”の時にバッファ４４が選択され、それらの出力は
クロック信号Ｓ７が加えられるフリップフロップ４５に
ラッチされ、ランチ出力は加算器４６に加えられ、加算
出力はクロック信号Ｓ８が加えられるフリップフロップ
４８にラッチされ、ランチ出力は加算器４６の入力とな
ると共に引算器５０とバッファ５３とに加えられる。
“Ｏ”の時にバッファ４４が選択され、それらの出力は
クロック信号Ｓ７が加えられるフリップフロップ４５に
ラッチされ、ランチ出力は加算器４６に加えられ、加算
出力はクロック信号Ｓ８が加えられるフリップフロップ
４８にラッチされ、ランチ出力は加算器４６の入力とな
ると共に引算器５０とバッファ５３とに加えられる。
加算器４６に於いては、下位側の加算器４２からのキャ
リーＣ３−１も加えられて加算され、加算結果はクロッ
ク信号Ｓ８によりフリップフロップ４８にランチされる
と共に、キャリーＣ５はフリップフロップ４７にラッチ
されて上位側の加算器４２に加えられる。
リーＣ３−１も加えられて加算され、加算結果はクロッ
ク信号Ｓ８によりフリップフロップ４８にランチされる
と共に、キャリーＣ５はフリップフロップ４７にラッチ
されて上位側の加算器４２に加えられる。
剰余テーブル４１から読出された部分剰余を、３２回繰
り返し加算し、その加算出力をバッファ５３に加えると
共に引算器５０に加えて、レジスタ５１からの除数Ｐで
加算出力から引算する。その引算結果をバッファ５２に
加えると共に、引算結果の正負の情報をフリップフロッ
プ４９を介して制御部１９に転送し、制御部１９では引
算結果の正負を判定し、バッファ５２からの引算結果を
再び剰余ブロックへフィードバンクする為に出力するか
（引算結果〉０）、又はバッファ５３から加算結果を剰
余として出力するか（引算結果く０）を、選択信号Ｓ９
により制御する。
り返し加算し、その加算出力をバッファ５３に加えると
共に引算器５０に加えて、レジスタ５１からの除数Ｐで
加算出力から引算する。その引算結果をバッファ５２に
加えると共に、引算結果の正負の情報をフリップフロッ
プ４９を介して制御部１９に転送し、制御部１９では引
算結果の正負を判定し、バッファ５２からの引算結果を
再び剰余ブロックへフィードバンクする為に出力するか
（引算結果〉０）、又はバッファ５３から加算結果を剰
余として出力するか（引算結果く０）を、選択信号Ｓ９
により制御する。
前述の第８図に示す乗算ブロックと第１０図に示す剰余
ブロックとを集積回路化し、被乗数Ａと乗数Ｂと除数Ｐ
とのビット数に対応して設け、多数桁の墓乗剰余計算を
高速で行わせることができる。
ブロックとを集積回路化し、被乗数Ａと乗数Ｂと除数Ｐ
とのビット数に対応して設け、多数桁の墓乗剰余計算を
高速で行わせることができる。
以上説明したように、本発明は、乗算ブロック３に於い
て、各乗算器１−１〜１−ｎにより部分積を求め、加算
器２により加算して乗算出力を得るものであり、部分積
を並列処理で求めることができるから、乗算を高速化す
ることができる。又剰余ブロック６に於いて、剰余テー
ブル４−１〜４−ｍから部分剰余を読出して加算器５に
より加算して、所定の除数Ｐで乗算出力を除算した時の
剰余を求めるものであり、この剰余ブロック６に於いて
も並列処理が行われるので、高速化することができる。
て、各乗算器１−１〜１−ｎにより部分積を求め、加算
器２により加算して乗算出力を得るものであり、部分積
を並列処理で求めることができるから、乗算を高速化す
ることができる。又剰余ブロック６に於いて、剰余テー
ブル４−１〜４−ｍから部分剰余を読出して加算器５に
より加算して、所定の除数Ｐで乗算出力を除算した時の
剰余を求めるものであり、この剰余ブロック６に於いて
も並列処理が行われるので、高速化することができる。
例えば、ＭＥｍｏｄＰの幕乗剰余計算に於いて、Ｅ＝２
５６ビツト、Ｐ＝５１２ビツトとした暗号処理に於いて
、従来例の方式によると、１２００ ｂ／Ｓのスループ
ットであったが、本発明の実施例によると、並列処理を
行うことから、約１００Ｋｂ／Ｓとなり、約８０倍の高
速処理が可能となった。従って、データ通信等に於ける
秘密保持の為の暗号化に容易に適用することができる。
５６ビツト、Ｐ＝５１２ビツトとした暗号処理に於いて
、従来例の方式によると、１２００ ｂ／Ｓのスループ
ットであったが、本発明の実施例によると、並列処理を
行うことから、約１００Ｋｂ／Ｓとなり、約８０倍の高
速処理が可能となった。従って、データ通信等に於ける
秘密保持の為の暗号化に容易に適用することができる。
又乗算ブロック３と剰余ブロック６とを独立的に動作可
能としているから、パイプライン処理が可能となり、高
速化を図ることができる。又ビット数を増減する場合は
、そのビット数に対応して、前述のように、第８図の乗
算ブロックと第１０図の剰余ブロックとの組を設ければ
良いことになり、適応性に優れている利点がある。
能としているから、パイプライン処理が可能となり、高
速化を図ることができる。又ビット数を増減する場合は
、そのビット数に対応して、前述のように、第８図の乗
算ブロックと第１０図の剰余ブロックとの組を設ければ
良いことになり、適応性に優れている利点がある。
第１図は本発明の原理説明図、第２図は本発明の実施例
のブロック図、第３図は部分積の説明図、第４図は部分
積の加算の説明図、第５図は乗算ブロックの概略ブロッ
ク図、第６図は剰余ブロックの概略ブロック図、第７図
は分割剰余計算の動作説明図、第８図は乗算ブロックの
実施例のブロック図、第９図は乗算ブロックのタイミン
グチャート、第１０図は剰余ブロックの実施例のブロッ
ク図、第１１図は剰余ブロックのタイミングチャートで
ある。 １−１〜１’−ｎは乗算器、２は加算器、３は乗算ブロ
ック、４−１〜４−ｍは剰余テーブル、５は加算器、６
は剰余ブロック、１１−１〜１１−６３は乗算器、１２
は加算器、１３は乗算ブロック、１４−１〜１４−３２
は剰余テーブル、１５は加算器、１６は剰余ブロック、
１７３．１７ｂはシフトレジスタ、１８はアドレス発生
器、１９は制御部である。
のブロック図、第３図は部分積の説明図、第４図は部分
積の加算の説明図、第５図は乗算ブロックの概略ブロッ
ク図、第６図は剰余ブロックの概略ブロック図、第７図
は分割剰余計算の動作説明図、第８図は乗算ブロックの
実施例のブロック図、第９図は乗算ブロックのタイミン
グチャート、第１０図は剰余ブロックの実施例のブロッ
ク図、第１１図は剰余ブロックのタイミングチャートで
ある。 １−１〜１’−ｎは乗算器、２は加算器、３は乗算ブロ
ック、４−１〜４−ｍは剰余テーブル、５は加算器、６
は剰余ブロック、１１−１〜１１−６３は乗算器、１２
は加算器、１３は乗算ブロック、１４−１〜１４−３２
は剰余テーブル、１５は加算器、１６は剰余ブロック、
１７３．１７ｂはシフトレジスタ、１８はアドレス発生
器、１９は制御部である。
Claims (1)
- 【特許請求の範囲】 乗剰余計算を行う高速並列乗除計算機に於いて、 乗数と被乗数とを所定ビット数毎に分割して、それぞれ
の部分積を求める乗算器（１−１〜１−ｎ）と、該乗算
器（１−１〜１−ｎ）の出力を加算して乗算出力を得る
加算器（２）とからなる乗算ブロック（３）と、 該乗算ブロック（３）の乗算出力を所定ビット数毎に分
割して、それぞれ所定の除数で除算した剰余を求める剰
余テーブル（４−１〜４−ｍ）と、該剰余テーブル（４
−１〜４−ｍ）の出力を加算して剰余を出力する加算器
（５）とからなる剰余ブロック（６）とを備えた ことを特徴とする高速並列乗除計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031636A JPS63200233A (ja) | 1987-02-16 | 1987-02-16 | 高速並列乗除計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031636A JPS63200233A (ja) | 1987-02-16 | 1987-02-16 | 高速並列乗除計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63200233A true JPS63200233A (ja) | 1988-08-18 |
Family
ID=12336698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62031636A Pending JPS63200233A (ja) | 1987-02-16 | 1987-02-16 | 高速並列乗除計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63200233A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240219A (ja) * | 1987-03-27 | 1988-10-05 | Matsushita Electric Ind Co Ltd | 乗算剰余演算装置 |
| JPH0199325A (ja) * | 1987-10-12 | 1989-04-18 | Sony Corp | エンコーダ回路 |
| US5499299A (en) * | 1993-07-02 | 1996-03-12 | Fujitsu Limited | Modular arithmetic operation system |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5284937A (en) * | 1975-05-09 | 1977-07-14 | Burroughs Corp | Binary numberrtoomodulo m converting method and device |
| JPS6034131A (ja) * | 1983-08-04 | 1985-02-21 | Tokiwadou Seika Kk | アロエ入りかりんとう製造法 |
| JPS60205746A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 配列乗算器 |
-
1987
- 1987-02-16 JP JP62031636A patent/JPS63200233A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5284937A (en) * | 1975-05-09 | 1977-07-14 | Burroughs Corp | Binary numberrtoomodulo m converting method and device |
| JPS6034131A (ja) * | 1983-08-04 | 1985-02-21 | Tokiwadou Seika Kk | アロエ入りかりんとう製造法 |
| JPS60205746A (ja) * | 1984-03-30 | 1985-10-17 | Toshiba Corp | 配列乗算器 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240219A (ja) * | 1987-03-27 | 1988-10-05 | Matsushita Electric Ind Co Ltd | 乗算剰余演算装置 |
| JPH0199325A (ja) * | 1987-10-12 | 1989-04-18 | Sony Corp | エンコーダ回路 |
| US5499299A (en) * | 1993-07-02 | 1996-03-12 | Fujitsu Limited | Modular arithmetic operation system |
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