JPH0916379A - 通信方法とその装置 - Google Patents

通信方法とその装置

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JPH0916379A
JPH0916379A JP7165805A JP16580595A JPH0916379A JP H0916379 A JPH0916379 A JP H0916379A JP 7165805 A JP7165805 A JP 7165805A JP 16580595 A JP16580595 A JP 16580595A JP H0916379 A JPH0916379 A JP H0916379A
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JP7165805A
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Keiichi Iwamura
恵市 岩村
Takahisa Yamamoto
貴久 山本
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Canon Inc
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Abstract

(57)【要約】 【目的】 高速に誤り訂正符号処理や暗号処理を行うこ
とができる通信方法とその装置を提供する。 【構成】 ＣＰＵ１１２１は、通信装置１１２０全体の
制御を行う。暗号部１１２７は、ＲＡＭ１１２３に格納
されている通信データの暗号処理を行い符号データを出
力する。復号部１１２６は、外部の通信装置から伝送さ
れた暗号データを復号し、ＲＡＭ１１２３へ格納させ
る。復号部１１２６は、入力した暗号データの復号化処
理で「Ａ・Ｂ＋Ｍ・Ｎ」或いは、「Ａ・Ｂ mod Ｎ」の
演算を行う時は、剰余演算回路２００に演算要求を出し
て実行させる。そして、剰余演算回路２００は、その演
算結果を復号部１１２６へ出力する。また、暗号部１１
２７で通信データの暗号化処理を行う際等で、必要とな
る疑似乱数生成処理は基本的に剰余演算であり、剰余演
算回路２００に演算要求を出して実行させる。剰余演算
回路２００は、その演算結果を暗号部１１２７へ出力す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ディジタル通信システ
ムやデジタル記憶システム、特に、ディジタル通信シス
テムやデジタル記憶システムにおける誤り訂正符号処理
や暗号処理方法とその装置に関する。
【０００２】
【従来の技術】近年、コンピュータネットワークを用い
た情報通信システムの急速な進展とともに、データ内容
の保護を目的とする暗号技術の重要性が高まっている。
【０００３】なかでも、暗号通信等に用いる乱数列はあ
る時点までに発生された乱数列のみからその時点以後に
発生されるべき乱数列が容易にわからないことが必要で
ある。１９８３年にプレナム・プレス(PLENUM PRESS)が
発行したアドバンセズ・イン・クリプトロジー(ADOVANC
ES IN CRYPTOLOGY,61〜78頁）には、この条件を満たす
乱数列が掲載されている。即ち、乱数列を｛ｂ1，ｂ2，
…｝とすると、ビットｂi は、以下の漸化式を計算する
ことで生成される。 ｂi＝「ｘiの最下位ビット」（ｉ＝１、２、・・・） ｘi＝ｘi-1 2 mod ｎ （ｉ＝１、２、・・・） （式１） ｘ0: 任意の初期整数 ここで、 ｎ＝ｐ・ｑ ｐ、ｑ: 素数 で与えられる。しかし、ｎを因数分解するのと同じ手間
をかければ、ｂ1 ，ｂ2，…，ｂi のみからｂi+1 を求
められることが前記文献に示されている。よって、因数
分解を困難にするためには、ｎを数百ビットの長さにす
る必要があり、このとき「ｘ2 ｍｏｄ ｎ」の計算に時
間がかかるという問題点がある。
【０００４】また、電子情報通信学会発行の「現代暗号
理論」（池野信一，小山謙二著）の第６章に示されてい
るＲＳＡ(Rivest-Shamir-Adleman)暗号化処理は、平文
をｍ、暗号文をｃ、公開鍵をｅとｎとすると、次式で示
される演算、即ち、 ｃ＝ｍe mod ｎ （ｉ＝１、２、・・・） （式２） ここで、 ｎ＝ｐ・ｑ ｐ、ｑ: 素数 を行うことによって実現される。このＲＳＡ暗号もその
安全性の根拠をｎを因数分解することの困難さにおいて
おり、やはり因数分解を困難にするためにｎを数百ビッ
トの長さにする必要があり、「ｍe mod ｎ」のべき乗剰
余の計算に時間がかかる問題がある。
【０００５】この問題に対して、ｎ＝ｐ・ｑ（ｐ、ｑ:
素数）であることを利用して中国人の剰余定理を用いる
次のような方法が知られている。以下、上述の乱数列生
成方法と、ＲＳＡ暗号化処理にそれぞれ対応する方法例
を示す。
【０００６】［中国人の剰余定理を用いた乱数生成処
理］ ｘi＝ａ・ｐ・ｚi＋ｂ・ｑ・ｙi （式３） ここで、 ｙi＝ｙi-1 2 mod ｐ （式４） ｚi＝ｚi-1 2 mod ｑ （式５） ｙ0,ｚ0: 任意の初期整数 ａ・ｐ＋ｂ・ｑ＝１ 尚、ここで、演算子「＋」は、整数加算を意味する。
【０００７】次に、ＲＳＡ暗号化処理方法を示す。 ［中国人の剰余定理を用いたＲＳＡ暗号化処理］ ｃ＝ａ・ｐ・ｃ2＋ｂ・ｑ・ｃ1 （式６） ここで、 ｃ1＝ｍ1e1 mod ｐ （式７） ｃ2＝ｍ2e2 mod ｑ （式８） ｅ1＝ｅ mod ｐ-１ ｅ2＝ｅ mod ｑ-１ ｍ1＝ｍ mod ｐ ｍ2＝ｍ mod ｑ ａ・ｐ＋ｂ・ｑ＝１ 尚、ここで、演算子「＋」は、整数加算を意味する。
【０００８】中国人の剰余定理は例えば、昭晃堂発行
「符号理論」，岩垂，今井）で説明されている。（式
４），（式５），（式７），（式８）は全てｎの半分の
ビット数程度であるｍａｘ（ｐ，ｑ）以下の数の四則演
算で実行できるので、ｎ以下の数の四則演算によって実
行される式（１），式（２）の演算より速く実行でき
る。尚、中国人の剰余定理を用いた演算は上述の例だけ
でなく、その他の様々な符号や暗号（鍵共有方式や零知
識証明等も含む）に対しても用いることができる。
【０００９】
【発明が解決しようとする課題】しかし、暗号化処理が
必要な通信システム等においては、その暗号自体の安全
性の確保するために、ｎは数百ビットの整数であること
が必須である。そのため、その約半分のビット数であっ
ても十分に大きな整数を対象とした演算が必要で、通信
装置において、暗号化／復号化処理部分に多大な処理時
間を要していた。特に、（式３），（式６）の中国人の
剰余定理に関する演算をさらに高速かつ効率的に実行す
る方法の開発が望まれていた。
【００１０】本発明は上記従来例に鑑みてなされたもの
で、ディジタル通信システムやデジタル記憶システム等
における誤り訂正符号処理や暗号処理を高速に行う誤り
訂正符号処理や暗号処理方法とその装置を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の通信方法とその装置は以下の構成を備え
る。即ち、初期値Ｕ0を所定の初期値Ｙ0とした時、次形
式の漸化式： Ｕi=(Ｕi-1・Ｕi-1＋Ｗi-1・Ｃ）／Ｒ; (i=0,1,2,...,n
-1)と、 Ｗi-1＝Ｕi-1・Ｕi-1・Ｄ mod Ｒ；(i=0,1,2,...,n-1) から得られる系列のＵi(i=0,1,2,...,n-1)をＹi(i=0,1,
2,...,n-1)とし、初期値Ｕ0を所定の初期値Ｚ0とした
時、前記形式の漸化式から得られる系列Ｕi(i=0,1,
2,...,n-1)をＺi(i=0,1,2,...,n-1)とし、疑似乱数列Ｘ
i(i=0,1,2,...,n-1)を、Ａ・Ｙi+Ｂ・Ｚi、(i=0,1,2,...,
n-1)形式の演算に基づいて生成する疑似乱数生成手段
と、前記疑似乱数生成手段で生成された疑似乱数に基づ
いて、平文から暗号文を生成する暗号生成手段と、前記
暗号文を出力する出力手段とを備える。
【００１２】また、別の発明は、平文から、暗号文列Ｘ
i(i=0,1,2,...,n-1)を生成する通信装置であって、初期
値Ｕ0を所定の初期値Ｙ0とし、Ｅi(i=0,1,2,...,n-1)を
所定の系列とした時、次形式の漸化式： Ｕi=(Ｕi-1・Ｅi-1＋Ｗi-1・Ｃ）／Ｒ; (i=0,1,2,...,n
-1)と、 Ｗi-1＝Ｕi-1・Ｅi-1・Ｄ mod Ｒ；(i=0,1,2,...,n-1) から得られる系列Ｕi(i=0,1,2,...,n-1)をＹi(i=0,1,
2,...,n-1)とし、前記Ｕ0を任意の初期値Ｚ0とした時、
前記形式の漸化式から得られる系列Ｕi(i=0,1,2,...,n-
1)をＺi(i=0,1,2,...,n-1)とし、暗号文列Ｘi(i=0,1,
2,...,n-1)を、Ａ・Ｙi+Ｂ・Ｚi、(i=0,1,2,...,n-1)形式
の演算に基づいて生成する暗号生成手段と、前記暗号文
列を出力する出力手段とを備える。
【００１３】また、別の発明は、初期値Ｕ0を所定の初
期値Ｙ0とした時、次形式の漸化式： Ｕi=(Ｕi-1・Ｕi-1＋Ｗi-1・Ｃ）／Ｒ; (i=0,1,2,...,n
-1)と、 Ｗi-1＝Ｕi-1・Ｕi-1・Ｄ mod Ｒ；(i=0,1,2,...,n-1) から得られる系列のＵi(i=0,1,2,...,n-1)をＹi(i=0,1,
2,...,n-1)とし、初期値Ｕ0を所定の初期値Ｚ0とした
時、前記形式の漸化式から得られる系列Ｕi(i=0,1,
2,...,n-1)をＺi(i=0,1,2,...,n-1)とし、疑似乱数列Ｘ
i(i=0,1,2,...,n-1)を、Ａ・Ｙi+Ｂ・Ｚi、(i=0,1,2,...,
n-1)形式の演算に基づいて生成する疑似乱数生成工程
と、前記疑似乱数生成工程で生成された疑似乱数に基づ
いて、平文から暗号文を生成する暗号生成工程と、前記
暗号文を出力する出力工程とを備える。
【００１４】また、別の発明は、平文から、暗号文列Ｘ
i(i=0,1,2,...,n-1)を生成する通信方法であって、初期
値Ｕ0を所定の初期値Ｙ0とし、Ｅi(i=0,1,2,...,n-1)を
所定の系列とした時、次形式の漸化式： Ｕi=(Ｕi-1・Ｅi-1＋Ｗi-1・Ｃ）／Ｒ; (i=0,1,2,...,n
-1)と、 Ｗi-1＝Ｕi-1・Ｅi-1・Ｄ mod Ｒ；(i=0,1,2,...,n-1) から得られる系列Ｕi(i=0,1,2,...,n-1)をＹi(i=0,1,
2,...,n-1)とし、前記Ｕ0を任意の初期値Ｚ0とした時、
前記形式の漸化式から得られる系列Ｕi(i=0,1,2,...,n-
1)をＺi(i=0,1,2,...,n-1)とし、暗号文列Ｘi(i=0,1,
2,...,n-1)を、Ａ・Ｙi+Ｂ・Ｚi、(i=0,1,2,...,n-1)形式
の演算に基づいて生成する暗号生成工程と、前記暗号文
列を出力する出力工程とを備える。
【００１５】
【作用】以上の構成において、疑似乱数生成手段が、初
期値Ｕ0を所定の初期値Ｙ0とした時、次形式の漸化式： Ｕi=(Ｕi-1・Ｕi-1＋Ｗi-1・Ｃ）／Ｒ; (i=0,1,2,...,n
-1)と、 Ｗi-1＝Ｕi-1・Ｕi-1・Ｄ mod Ｒ；(i=0,1,2,...,n-1) から得られる系列のＵi(i=0,1,2,...,n-1)をＹi(i=0,1,
2,...,n-1)とし、初期値Ｕ0を所定の初期値Ｚ0とした
時、前記形式の漸化式から得られる系列Ｕi(i=0,1,
2,...,n-1)をＺi(i=0,1,2,...,n-1)とし、疑似乱数列Ｘ
i(i=0,1,2,...,n-1)を、Ａ・Ｙi+Ｂ・Ｚi、(i=0,1,2,...,
n-1)形式の演算に基づいて生成し、暗号生成手段が、前
記疑似乱数生成手段で生成された疑似乱数に基づいて、
平文から暗号文を生成し、出力手段が、前記暗号文を出
力する。
【００１６】また、別の発明は、平文から、暗号文列Ｘ
i(i=0,1,2,...,n-1)を生成する通信装置であって、暗号
生成手段が、初期値Ｕ0を所定の初期値Ｙ0とし、Ｅi(i=
0,1,2,...,n-1)を所定の系列とした時、次形式の漸化
式： Ｕi=(Ｕi-1・Ｅi-1＋Ｗi-1・Ｃ）／Ｒ; (i=0,1,2,...,n
-1)と、 Ｗi-1＝Ｕi-1・Ｅi-1・Ｄ mod Ｒ；(i=0,1,2,...,n-1) から得られる系列Ｕi(i=0,1,2,...,n-1)をＹi(i=0,1,
2,...,n-1)とし、前記Ｕ0を任意の初期値Ｚ0とした時、
前記形式の漸化式から得られる系列Ｕi(i=0,1,2,...,n-
1)をＺi(i=0,1,2,...,n-1)とし、暗号文列Ｘi(i=0,1,
2,...,n-1)を、Ａ・Ｙi+Ｂ・Ｚi、(i=0,1,2,...,n-1)形式
の演算に基づいて生成し、出力手段が、前記暗号文列を
出力する。
【００１７】また、別の発明は、初期値Ｕ0を所定の初
期値Ｙ0とした時、次形式の漸化式： Ｕi=(Ｕi-1・Ｕi-1＋Ｗi-1・Ｃ）／Ｒ; (i=0,1,2,...,n
-1)と、 Ｗi-1＝Ｕi-1・Ｕi-1・Ｄ mod Ｒ；(i=0,1,2,...,n-1) から得られる系列のＵi(i=0,1,2,...,n-1)をＹi(i=0,1,
2,...,n-1)とし、初期値Ｕ0を所定の初期値Ｚ0とした
時、前記形式の漸化式から得られる系列Ｕi(i=0,1,
2,...,n-1)をＺi(i=0,1,2,...,n-1)とし、疑似乱数列Ｘ
i(i=0,1,2,...,n-1)を、Ａ・Ｙi+Ｂ・Ｚi、(i=0,1,2,...,
n-1)形式の演算に基づいて生成し、前記生成された疑似
乱数に基づいて、平文から暗号文を生成し、前記暗号文
を出力する。
【００１８】また、別の発明は、平文から、暗号文列Ｘ
i(i=0,1,2,...,n-1)を生成する通信方法であって、初期
値Ｕ0を所定の初期値Ｙ0とし、Ｅi(i=0,1,2,...,n-1)を
所定の系列とした時、次形式の漸化式： Ｕi=(Ｕi-1・Ｅi-1＋Ｗi-1・Ｃ）／Ｒ; (i=0,1,2,...,n
-1)と、 Ｗi-1＝Ｕi-1・Ｅi-1・Ｄ mod Ｒ；(i=0,1,2,...,n-1) から得られる系列Ｕi(i=0,1,2,...,n-1)をＹi(i=0,1,
2,...,n-1)とし、前記Ｕ0を任意の初期値Ｚ0とした時、
前記形式の漸化式から得られる系列Ｕi(i=0,1,2,...,n-
1)をＺi(i=0,1,2,...,n-1)とし、暗号文列Ｘi(i=0,1,
2,...,n-1)を、Ａ・Ｙi+Ｂ・Ｚi、(i=0,1,2,...,n-1)形式
の演算に基づいて生成し、前記暗号文列を出力する。
【００１９】
【実施例】
[第１の実施例]以下説明する実施例では、暗号化処理、
特に、上述した［中国人の剰余定理を用いた乱数生成処
理］と［中国人の剰余定理を用いたＲＳＡ暗号化処理］
の高速化/効率化に焦点を当てて説明する。
【００２０】（式３）、（式６）において、ａ，ｂは
ｐ，ｑによって定まる定数であるので、（式３），（式
６）の右辺の「ａ・ｐ」，「ｂ・ｑ」は予め計算してお
くことができる。以下、（式３），（式６）は同型であ
るため、（式６）をピックアップして以下の話を進める
ことにする。
【００２１】ここで、ａ・ｐ＝Ａ、ｂ・ｑ＝Ｍ、ｃ1＝
Ｂ、ｃ2＝Ｎと、置き換えると、（式６）は次の一般形
に書き直すことができる。尚、（式３）についても同様
に次の一般形に書き直すことができるのは言うまでもな
い。 Ｑ＝Ａ・Ｂ＋Ｍ・Ｎ （式９） 次に、（式７）と（式８）のべき乗剰余演算を行う処理
方法について、以下説明する。
【００２２】剰余乗算に対して、モンゴメリ法(P.L.Mon
tgomery:“Modular multiplicationwithout trial divi
sion, “Math.of Computation,Vol.44,1985,pp.519-52
1)と呼ばれる次のような手法が知られている。以下、モ
ンゴメリ法を簡潔に説明する。
【００２３】＜モンゴメリ法＞ＮとＲを互いに素な整数
とし、 Ｎ'＝−Ｎ-1 ｍｏｄ Ｒ とするとき、任意の整数Ｔ、（Ｔ＋Ｍ・Ｎ）／Ｒ は次
の関係を満足する。 （Ｔ＋Ｍ・Ｎ）／Ｒ＝Ｔ・Ｒ-1 mod Ｎ ただし、 Ｍ＝Ｔ・Ｎ'mod Ｒ ここで、ｒを任意の整数として、 Ｒ＝２r とすれば、Ｒによる除算をバイナリ数を基本とするデジ
タル演算処理系で演算するには、（Ｔ＋Ｍ・Ｎ）の演算
結果のｒビットのシフト処理かまたは、単に下位ｒビッ
トを無視することにより容易に除算できる。
【００２４】以上説明したモンゴメリー法を使えば、次
の形式の剰余演算、 Ｑ＝Ａ・Ｂ mod Ｎ は、次式を実行することと等価になる。即ち、 Ｑ＝（Ａ・Ｂ＋Ｍ・Ｎ）／Ｒ （式１０） ここで、 Ｍ＝Ａ・Ｂ・（−Ｎ-1 mod Ｒ）mod Ｒ Ｎ-1＝１／Ｎ mod Ｒ Ｒ＝２r 尚、上述したように、（Ａ・Ｂ＋Ｍ・Ｎ）／Ｒの項の演
算で、Ｒでの除算は、実際の処理では、下位ｒビットを
無視するだけでよく、容易に除算できる。
【００２５】以下、（式１０）を高速に演算するための
方法を以下に説明する。
【００２６】まず、（式９）の右辺の項を、 「Ａ・Ｂ＋Ｍ・Ｎ」＝Ｔ とおく。ここで、ＡとＭは、それぞれ「ｋ・ｖ」ビット
の整数とする。また、ＢとＮは、「ｓ・ｄ」ビットの整
数とする。そして、Ａ、Ｍ、Ｂ、Ｎは同じビット長、す
なわち、「ｋ・ｖ＝ｓ・ｄ」であるとする。ここで、
Ａ，Ｍをｖビット，Ｂ，Ｎをｄビット毎に分割すると、
Ａ，Ｂ，Ｍ，Ｎは、各々次のように表すことができる。 Ａ＝Ａk-1・Ｙk-1＋Ａk-2・Ｙk-2＋・・・＋Ａ1・Ｙ＋Ａ0 Ｂ＝Ｂs-1・Ｘs-1＋Ｂs-2・Ｘs-2＋・・・＋Ｂ1・Ｘ＋Ｂ0 Ｍ＝Ｍk-1・Ｙk-1＋Ｍk-2・Ｙk-2＋・・・＋Ｍ1・Ｙ＋Ｍ0 Ｎ＝Ｎs-1・Ｘs-1＋Ｎs-2・Ｘs-2＋・・・＋Ｎ1・Ｘ＋Ｎ0 ただし、 Ｙ＝２v Ｘ＝２d ここで、Ａi（ｉ＝０，…，ｋ−１），Ｍi（ｉ＝０，
…，ｋ−１）は、それぞれＡ，Ｍを下位桁からｖビット
毎に分割した各ビットを表す。
【００２７】また、Ｂj（ｊ＝０，…，s−1），Ｎj
（ｊ＝０，…，s−1）は、それぞれＢ，Ｎを下位桁から
ｄビット毎に分割した各ビットを表す。ここで、Ｔは、
次の演算をｉ＝０からｋ−１まで繰り返すことによって
求められる。 Ｔ(i)＝Ｔ(i-1)/ｘ＋Ａi・Ｂ＋Ｍi・Ｎ （式１２） ただし、Ｔ(k-1)＝Ｔ /ｘ: Ｔ（i-1）を下位へｄビットシフト 図１は、（式１２）を実行するための基本演算回路の一
例を示す図である。図１の基本演算回路２０は具体的に
は、繰り返し制御変数ｉ、ｊに関して、次の繰り返し演
算処理（アルゴリズム１）を行う。 （アルゴリズム１） ＦＯＲ（ｉ＝０ to ｋ-１） （行１） ＦＯＲ（ｊ＝０ to ｓ-１） （行２） Ｔi,j=ｄwd(Ｔi-1,j+1)+Ａi・Ｂj+Ｍi・Ｎj+ｕｐd(Ｔi,j-1) （式１３） ＮＥＸＴ； （行３） ＮＥＸＴ； （行４） ただし、 ｄwd(Ｔi-1,j+1) : Ｔi-1,j+1のｄビット
以下の部分値を返す関数 ｕｐd(Ｔi,j-1) : Ｔi,j-1のｄ+1ビット以上の部分
値を返す関数 （行１）は、（行４）までの処理を、制御変数ｉが
「０」から「ｋ-１」まで、カウント１づつ増加させて
実行させる繰り返し文である。また、（行２）は、（行
３）までの処理を、制御変数ｊが「０」から「ｓ-１」
まで、カウント１づつ増加させて実行させる繰り返し文
である。これらの繰り返し条件で、（式１３）を繰り返
し実行することにより、Ｔk-1,s-1を求める。この求め
られたＴk-1,s -1が、「Ａ・Ｂ＋Ｍ・Ｎ」の演算結果と
なる。そして、前述したように、（式１０）のＱを求め
るために、Ｒで割る処理は、「Ａ・Ｂ＋Ｍ・Ｎ」の演算
結果から、ｒ＋１ビット以上のビット部分を抽出するだ
けでよい。このような処理手順で、剰余演算の解である
Ｑを求めることができる。
【００２８】以上説明した処理を要約すると、（式
６）、（式７）、（式８）で示した暗号化処理は、制御
変数ｉに関して、まず、（式７）と（式８）をモンゴメ
リ法を利用した本実施例の処理方法で演算し、次に、中
国人の剰余定理を利用して生成された（式６）の整数乗
加算を実行する処理を繰り返すことで暗号系列ｃを生成
することができる。
【００２９】また同様に、（式３）、（式４）、（式
５）で示した疑似乱数生成処理は、制御変数ｉに関し
て、まず、（式４）と（式５）をモンゴメリ法を利用し
た本実施例の処理方法で演算し、次に、中国人の剰余定
理を利用して生成された（式３）の整数乗加算を実行す
る処理を繰り返すことで疑似乱数列ｘi(i=0,1,...)を生
成することができる。
【００３０】次に、アルゴリズム１を実行するための基
本要素である、図１に示す基本演算回路２０の構成につ
いて以下説明する。
【００３１】Ｂin（１），Ｎin（３）には、それぞれＢ
j ，Ｎjをｄビット毎に入力する。Ｒ１（９），Ｒ２
（１０）は、それぞれＡi（４），Ｍi（５）のｖビット
データを予め入力して、保持するｖビットのレジスタで
ある。また、Ｒ３（１１）、Ｒ４（１２）はそれぞれｄ
ビットのレジスタであり、不図示の同じクロックが入力
されており、このクロックに同期して入力ラッチ／出力
が行われる。Ｒ３（１１）には、Ｂin（１）からのｄビ
ットのパラレルデータが入力する。また、Ｒ３（１１）
のｄビットのパラレル出力は、Ｒ４（１２）にｄビット
パラレル入力される。Ｒ４（１２）のｄビットパラレル
出力はＢout（６）に出力される。従って、直列に接続
したＲ３（１１）、Ｒ４（１２）の構成回路で、Ｂin
（１）の入力データを２クロック遅延させＢout（６）
に出力させる。また、同様にＲ５（１３）、Ｒ６（１
４）はそれぞれｄビットのレジスタであり、Ｒ３（１
１）、Ｒ４（１２）に入力しているクロックと同じクロ
ックが入力されており、このクロックに同期して入力ラ
ッチ／出力が行われる。Ｒ５（１３）には、Ｎin（３）
からのｄビットパラレルデータが入力する。また、Ｒ５
（１３）のｄビットパラレル出力は、Ｒ６（１４）にｄ
ビットパラレル入力される。Ｒ６（１４）のｄビットパ
ラレル出力はＮout（８）に出力される。従って、直列
に接続したＲ５（１３）、Ｒ６（１４）の構成回路で、
Ｎin（３）の入力データを２クロック遅延させＮout
（８）に出力させる。Ｒ７（１５）は、加算器（１６）
からの出力を入力する「ｄ＋ｖ＋１」ビットのレジスタ
であり、不図示のクロックに同期させてＴout（７）へ
ラッチした下位ｄビットを出力し、ラッチした上位「ｄ
＋１」ビットは加算器（１６）にフィードバック入力す
る。乗算器（１７）、（１８）は、共に「ｖビットデー
タ」ｘ「ｄビットデータ」の乗算を行う。乗算器（１
７）は、Ｂin（１）に入力するｄビットのＢjと、予め
レジスタＲ１（９）にラッチしたＡi（４）のｖビット
データ間の乗算を行い、その結果を加算器１６へ出力す
る。同様に、乗算器１８は、Ｎin（３）に入力するｄビ
ットのＮjと、予めレジスタＲ２（１０）にラッチした
Ｍi（５）のｖビットデータ間の乗算を行い、その結果
を加算器（１６）へ出力する。加算器（１６）は、乗算
器（１７）、（１８）、Ｒ７（１５）の上位「ｄ＋１」
ビットデータ、Ｔin（２）から前演算結果値を入力し
て、その加算結果をＲ７（１５）へ出力する。
【００３２】次に、（式１２）において、ｉ＝０から
「ｋ−１」まで同様の演算をｋ回繰り返す漸化処理回路
２２の回路構成の一例を図２に示す。漸化処理回路２２
は、基本演算回路（２０）とメモリ（２１）から構成さ
れる。基本演算回路（２０）の出力Ｔout（７）のデー
タをメモリ（２１）に格納し、メモリ（２１）に格納さ
れたデータを基本演算回路（２０）のＴin（２）にフィ
ードバックさせる構成をとる。また、Ｂj，Ｎjの各ビッ
ト列をjを順に更新することで繰り返し入力させ、それ
に同期して、Ａi，Ｍiの各ビット列をｉを順に更新する
ことで繰り返し入力させることによって、（式１２）の
漸化処理を実行することができる。
【００３３】尚、第１の実施例では、Ａ，Ｂ，Ｍ，Ｎの
ビット長がそれぞれ「ｋ・ｖ＝ｍ・ｄ」ビットの同じサ
イズである時の例を示したが、各ビット長が異なる場合
でも、それらの最大ビット長に合わせて、パデイングす
ることによって、同様に処理できることは言うまでもな
い。このことは、以下に示す実施例についても同様であ
る。
【００３４】以上、説明したように、中国人の剰余定理
を用いた暗号化処理、あるいは乱数生成の基本処理を、
図２に示すような簡単な漸化処理回路（２２）で実現で
き、高速に実行できる。 ［第２の実施例］第２の実施例では、（式１２）での繰
り返し演算の高速化を計るために、複数の基本演算回路
（２０）を用いて、シストリックアレイ処理を行う一例
を説明する。図３は、このシストリックアレイ処理を行
う１シストリックアレイ処理回路構成を説明する図であ
る。
【００３５】このシストリックアレイ構成によれば、第
１の実施例の図２に示したようにメモリ２１を用いて処
理を逐次的に繰り返す必要がなく、漸化処理が複数の基
本演算回路（２０）によって、シストリックアレイ的に
実行されるので、さらに高速な処理が実現できる。尚、
図３のシストリックアレイ処理回路は、基本演算回路２
０をｋ個用いているので、図２に示した回路構成に比べ
て回路規模が大きくなる。
【００３６】しかしながら、近年のＶＬＳＩ技術の進歩
によって、トランジスタを１チップに超高集積化するこ
とが可能となってきており、第２の実施例の並列化回路
構成による回路規模の増大の問題は解消されてきてい
る。 ［第３の実施例］第３の実施例では、第１の実施例の図
１を参照して説明した基本演算回路（２０）に関連し
て、外部からＡi ，Ｍi（ｉ＝０，…，ｋ−１）のデー
タ値を順次入力しながら演算できる基本演算回路（４
０）を用いて、剰余演算を高速に行う方法を説明する。
【００３７】第１の実施例では、Ａi，Ｍi（ｉ＝０，
…，ｋ−１）のデータ値は、予め基本演算回路２０内に
設定されていたが、第３の実施例では、外部からＡi，
Ｍi（ｉ＝０，…，ｋ−１）のデータ値を順次入力しな
がら演算できる基本演算回路４０を示す。以下、図４を
参照して、基本演算回路４０について説明する。
【００３８】Ｂin（４１），Ｎin（４３）には、それぞ
れＢj，Ｎj をｄビット毎に入力する。Ｒ１（４９），
Ｒ２（５０）は、それぞれＡin（６２） ，Ｍin（６
３）のｖビットデータを入力して、保持するｖビットの
レジスタである。また、Ｒ３（５１）、Ｒ４（５２）は
それぞれｄビットレジスタであり、不図示の同じクロッ
クが入力されており、このクロックに同期して入力ラッ
チ／出力が行われる。Ｒ３（５１）には、Ｂin（４１）
からのｄビットパラレルデータを入力する。また、Ｒ３
（５１）のｄビットパラレル出力は、Ｒ４（１２）にｄ
ビットパラレル入力される。Ｒ４（１２）のｄビットパ
ラレル出力はＢoutに出力される。従って、直列に接続
したＲ３（５１）、Ｒ４（５２）の構成回路で、Ｂin
（４１）の入力データを２クロック遅延させＢoutに出
力させる。また、同様にＲ５（５３）、Ｒ６（５４）は
それぞれｄビットレジスタであり、Ｒ３（５１）、Ｒ４
（５２）に入力しているクロックと同じクロックが入力
されており、このクロックに同期して入力ラッチ／出力
が行われる。Ｒ５（５３）には、Ｎin（４３）からのｄ
ビットパラレルデータが入力する。また、Ｒ５（５３）
のｄビットパラレル出力は、Ｒ６（５４）にｄビットパ
ラレル入力される。Ｒ６（１４）のｄビットパラレル出
力はＮout（４８）に出力される。従って、直列に接続
したＲ５（５３）、Ｒ６（５４）の構成回路で、Ｎin
（４３）の入力データを２クロック遅延させＮout４８
に出力させる。Ｒ７（５５）は、加算器５６からの出力
を入力する「ｄ＋ｖ＋１」ビットのレジスタであり、不
図示のクロックに同期させてＴout４７へラッチした下
位ｄビットを出力し、ラッチした上位「ｄ＋１」ビット
は加算器５６にフィードバック入力する。乗算器５７、
５８は、共に「ｖビットデータ」ｘ「ｄビットデータ」
の乗算を行う。乗算器５７は、Ｂin（４１）に入力する
ｄビットのデータと、レジスタＲ１（４９）にラッチし
たｖビットデータ間の乗算を行い、その結果を加算器５
６へ出力する。同様に、乗算器５８は、Ｎin（４３）に
入力するｄビットのデータと、レジスタＲ２（５０）に
ラッチしたＭin（６３）のｖビットデータ間の乗算を行
い、その結果を加算器５６へ出力する。加算器５６は、
乗算器５７、５８、Ｒ７（５５）の上位「ｄ＋１」ビッ
トデータ、Ｔin（４２）から前演算結果値を入力して、
その加算結果をＲ７（５５）へ出力する。
【００３９】図５は、式（１２）での繰り返し演算を基
本演算回路４０をシストリックアレイ状に並べて連結す
る構成で実行する一例を示している。この場合、第１の
実施例の図２に示したようにメモリ２１を用いて処理を
繰り返す必要がなく、処理がシストリックアレイ的に実
行されるので高速な処理が実現できる。
【００４０】図５の回路構成１５０の動作を以下説明す
る。＃１、＃２、・・・、＃ｋ＋１の各ＰＥは基本演算
回路４０である。各ＰＥは以下のように接続されてい
る。即ち、 ＃１ ＃２ Ａout(64) --- Ａin(62) Ｂout(46) --- Ｂin(41) Ｔout(47) --- Ｔin(42) Ｎout(48) --- Ｎin(43) Ｍout(65) --- Ｍin(63) 他のＰＥ間も同様に接続されている。各ＰＥには、各Ｐ
Ｅを動作させるタイミングを与える共通の基本クロック
ｃｌｋ（１５７）を入力する。ＰＥ＃１は、（式１２）
の各変数に割り当てられるデータを基本クロックｃｌｋ
（１５７）に同期して入力する。また、ＰＥ＃２は、そ
の演算結果を基本クロックｃｌｋ（１５７）に同期して
逐次出力する。
【００４１】＃１のＡin(62)とＭin(63)に各々入力させ
るデータＡi（１５１），Ｍi（１５６）は、Ｂj（１５
２），Ｎj（１５５）より１クロック早く入力させる。
それは、乗算器（５７）と乗算器（５８）での乗算時に
は、レジスタＲ１（４９）とレジスタＲ２（５０）に対
して、データＡi（１５１） ，Ｍi（１５６）が既にラ
ッチされている必要があるからである。Ｔin(42)には、
「０」値が常に入力させる。
【００４２】＃１に、ｃｌｋ（１５７）に同期して、デ
ータＡ0，Ｍ0が入力されると、それぞれＲ１（４９），
Ｒ２（５０）にラッチされる。従って、Ａ0・Ｂj（ｊ＝
０，…，ｍ−１）の演算を全てのｊに対して実行するこ
とができる。また、Ｂj，Ｎjは２クロック遅れて次のＰ
Ｅに入力されるが、Ａi，Ｍiは１クロックしか遅れない
ので、＃ｉのＰＥにおいて、Ａi,ＭiがＢj，Ｎj（ｊ＝
０，…，ｍ−１）の前に入力され保持できているので、
＃ｉ＋１のＰＥでは、Ａi+1，Ｍi+1が各々Ｂj，Ｍj（ｊ
＝０，…，ｍ−１）の前に入力され保持できる。従っ
て、＃ｉ，＃ｉ＋１のＰＥにおいて無理なく式（１２）
の演算が実行できる。従って、図１のＰＥの回路構成に
対して、Ａi，Ｍiを伝送するＲ８，Ｒ９の２つのｖビッ
トレジスタを追加すれば、第３の実施例のＰＥを構成で
きる。 ［第４の実施例］（式９）の中国人の剰余定理は（式１
２）をｋ回繰り返すことによって演算できるので、第１
の実施例では、１個のＰＥをｋ回用いることによって小
さな回路規模で（式９）を演算した。
【００４３】また、第２、第３の実施例では、ｋ個のＰ
Ｅをシストリックアレイ状に並べることによって、（式
９）を高速に演算した。従って、ｐ個（１≦ｐ≦ｋ）の
ＰＥを用いれば、ｋ／ｐ回の繰り返しによって、（式
９）を高速に演算できることは明かである。この場合、
基本的に、処理速度はＰＥの数ｐに比例して上がるの
で、必要な処理速度をＰＥの数によって調整することが
できる。
【００４４】第４の実施例では、必要な処理速度や回路
構成のコストに応じて、柔軟にＰＥの数を選択、変更す
ることができる剰余演算回路の１例を図６を参照して、
以下説明する。
【００４５】図６に示す剰余演算回路（２００）は、シ
ストリックアレイ状に並べられた、複数のＰＥを集積し
たＩＣチップ（２０３）と、剰余演算の中間結果等をバ
ッファするＲＡＭ２０２と、剰余演算回路（２００）全
体の演算のタイミングを制御する制御部２０１を備え
る。近傍のＩＣチップ（２０３）間の、剰余演算のため
の入力線と出力線が接続されることにより、複数のＩＣ
チップ（２０３）による１次元のシストリックアレイ構
成が実現される。先頭のＩＣチップ（２０３）の、途中
剰余演算結果の出力線は、ＲＡＭ（２０２）の入力デー
タ線に接続され、途中剰余演算結果値は、ＲＡＭ（２０
２）に格納される。また、ＲＡＭ（２０２）の出力デー
タ線は、最前列にシストリックアレイ接続されたＩＣチ
ップ（２０３）のデータ入力線に接続される。そして、
ＲＡＭ（２０２）から、途中剰余演算結果データを、最
前列にシストリックアレイ接続されたＩＣチップ（２０
３）に入力し、次の剰余演算を行う。ＩＣチップ（２０
３）には、複数のＰＥが１次元シストリックアレイアレ
イ状に接続されて、集積されている。一方、制御部（２
０１）は、剰余演算回路（２００）に組み込まれたＰＥ
（２０４）の数に対応した、剰余演算のスタート／スト
ップタイミング制御信号等を各ＩＣチップ（２０３）に
与え、また、ＲＡＭ（２０２）への剰余演算のための各
初期値設定等を行う。
【００４６】このように、ｐ個のＰＥ（２０４）をシス
トリックアレイ接続し、ＲＡＭ（２０２）を介してフィ
ードバックさせる構成をとることによって、要求される
処理速度やコストに対応して、任意の個数のＰＥからな
る構成を柔軟に構成させることができる。また、各ＰＥ
（２０４）は、同じ回路構成で、各ＰＥ（２０４）の接
続あるいはレイアウトが規則的であるため、容易に装置
化しやすいという利点をもつ。
【００４７】尚、制御部２０１は、例えばマイクロプロ
セッサと、剰余演算制御ソフトウエアを格納したＲＯＭ
や作業用のＲＡＭによって実現できる。 [第５の実施例]第５の実施例では、（式１０）のモンゴ
メリ法による剰余演算を実行するシストリックアレイに
ついて図７と図５を参照して説明する。
【００４８】さらに、中国人の剰余定理による剰余演算
方法のうちの（式９）の形式の演算も実行可能なＰＥに
ついて、図８を用いて説明する。
【００４９】ここで、モンゴメリー法を用いて、 Ｔ＝Ａ・Ｂ・Ｒ-1 mod Ｎ＝（Ａ・Ｂ＋Ｍ・Ｎ）／Ｒ の演算を実行することを考える。ここでは簡単のために
Ａ，Ｂ，Ｍ，Ｎをｋ・ｖ＝ｓ・ｄビットの整数とし、
Ａ，Ｍをｖビット、Ｂ，Ｎをｄビット毎に分割すると次
のように表わせる。ただし、Ｙ＝２v ，Ｘ＝２d とす
る。 Ａ＝Ａk-1・Ｙk-1＋Ａk-2・Ｙk-2＋…＋Ａ1・Ｙ1＋Ａ0 Ｂ＝Ｂs-1・Ｘs-1＋Ｂs-2・Ｘs-2＋…＋Ｂ1・Ｘ1＋Ｂ0 Ｎ＝Ｎs-1・Ｘs-1＋Ｎs-2・Ｘs-2＋…＋Ｎ1・Ｘ1＋Ｎ0 Ｔ＝Ｔs-1・Ｘs-1＋Ｔs-2・Ｘs-2＋…＋Ｔ1・Ｘ1＋Ｔ0 （式１４） ここで、Ａi（ｉ＝０，…，k-1）はＡを下位桁からｖビ
ット毎に分割したビット系列を表わし、Ｂj ，Ｎj ，Ｔ
j （ｊ＝０，…，m-1）は各々Ｂ，Ｎ，Ｔについて下位
桁からｄビット毎に分割したビット系列を表わす。この
場合、モンゴメリーの剰余乗算は、次の演算をｉ＝０か
らｋまで繰り返すことによって求められる。ただし、Ｔ
*iは１回目の演算におけるＴの値を意味し、式（１４）
におけるＴi とは異なる。 Ｔ*i＝（Ｔ*i-1 ＋Ａi・Ｂ・Ｙ＋Ｍi-1・Ｎ）／Ｙ （式１５） ただし、 Ｍi-1＝（Ｔ*i-1 mod Ｙ）・Ｎ0 'mod Ｙ Ｔ*1＝０ Ｎ0 '＝Ｎ'mod Ｙ この演算をシストリックアレイで実現するための処理ア
ルゴリズムは次のようになる。 ＦＯＲ ｉ＝０ to ｋ (行５１) Ｍi-1＝ｄｗv（ｄｗv（Ｔi-1,1）・Ｎ0 '） (行５２) ＦＯＲ ｊ＝０ to ｍ (行５３) Ｒi,j＝Ｔi-1,j+l＋Ｃi,j-1＋ＡiＢj-1＋Ｍi-1・Ｎj (行５４) Ｔi,j＝ｄｗv（Ｒi,j） (行５５) Ｃi,j＝ＵＰv（Ｒi,j） (行５６) ＮＥＸＴ (行５７) ＮＥＸＴ (行５８) （行５１）の制御文は、（行５８）までの処理を、制御
変数ｉが「０」から「ｋ」まで、カウント１づつ増加さ
せて実行させる繰り返し文である。また、（行５２）
は、右辺の式、即ち、ｄｗv（ｄｗv（Ｔi-1,1）・
Ｎ0 '）を計算して、左辺Ｍi-1に代入する代入文であ
る。尚、ここで、ｄｗv（α）は、ビット列αのｖビッ
ト以下の値を返す関数である。従って、式「ｄｗv（ｄ
ｗv（Ｔi-1,1）・Ｎ0 '）」は、Ｔi-1,1のビット列のｖ
ビット以下のビットをまず求め、次に、そのビットとＮ
0 'の乗算を行い、その乗算値のビット列のｖビット以下
のビットを抽出する処理によって求められ、Ｍi-1に代
入される。（行５３）の制御文は、（行５７）までの処
理を、制御変数ｊが「０」から「ｍ］まで、カウント１
づつ増加させて実行させる繰り返し文である。（行５
４）は、右辺の式、即ち、 Ｒi,j＝Ｔi-1,j+l＋Ｃi,j-1＋ＡiＢj-1＋Ｍi-1・Ｎj を計算して、左辺、即ちＲi,jに代入する代入文であ
る。（行５５）は、右辺の式、即ち、ｄｗv（Ｒi,j）を
計算、即ち、（行５４）で計算されたＲi,jからｖビッ
ト以下のビットを抽出して、左辺、即ちＴi,jに代入す
る代入文である。（行５６）はＵＰv（Ｒi,j）、即ち、
（行５４）で計算されたＲi,jからV+1ビット以上のビッ
トを抽出して、Ｃi,jに代入する代入文である。
【００５０】以上説明した演算処理を、制御変数ｉ、ｊ
に基づいて繰り返すことにより、（式１０）の演算を高
速に行うことができる。
【００５１】次に、このアルゴリズムを実行するＰＥ構
成を、図７に示す。そのＰＥを複数用いたシストリック
アレイ構成を、図５に示す。このアルゴリズムのｊ，ｉ
は、クロック及びＰＥの位置に対応する。また、図５に
おいて、ＰＥ間はそれぞれ、ＡinとＡout 、ＢinとＢou
t 、ＴinとＴout 、ＭinとＭout 、ＮinとＮout が各々
接続されている。また、＃１のＰＥのＴin、Ｍinの入力
には各々論理「０」が設定されているが、Ｂin、Ｎinに
は各々Ｂj、Ｎj（ｊ＝０，…，m-1）が下位桁から順に
入力される。ただし、Ｂjは、Ｎjに対して１クロック遅
れで入力される。また、Ａi（ｉ＝０，…，k-1）を下位
桁からＮj（１５５）に同期させて入力させる。この場
合、Ａi（ｉ＝０，…，k-1）はＢj（ｊ＝０，…，m-1）
よりも１クロック先に入力されるので、＃１のＰＥにお
いて、Ａ0が入力されると同時にＲ1（７８）のレジスタ
にＡ0が保持される。また、Ｂjは２クロック遅れて次の
ＰＥに入力されるが、Ａiは１クロックしか遅れないの
で、＃ｉ-１のＰＥにおいて、ＡiがＢj（ｊ＝０，…，m
-1）の前に入力され保持できる。
【００５２】以降、説明を容易にするために、ｖ＝ｄの
場合について、図７のＰＥの構成を説明する。図７にお
いて、７７と７１はｄビットｘｄビットの乗算器を示
し、７９は加算器を示す。加算器（７９）の入力及び出
力は次のようになる。乗算器（７７）からの出力Ａi・
Ｂj-1と乗算器（７１）からの出力Ｍi-1・Ｎjは各々２
・ｄビットであり、前ＰＥからの出力Ｔi-1,j+1 は、ｄ
ビットの値である。従って、Ｃi,j-1が、 Ｃi,j-1＜２2*d+1 であれば加算器（７９）からの出力は「２・ｄ＋２」ビ
ットの値である。また、Ｒ０（７２）〜Ｒ６（８１），
Ｒ８（７０）はｄビットのレジスタであり、加算器（７
９）からの出力を受けるＲ７（８２）は「２・ｄ＋２」
ビットのレジスタである。Ｒ７（８２）は、ＬＳＢ（最
下位ビット）からｄビット目までをＴi, jとして次のＰ
Ｅに出力し、上位の「ｄ＋２」ビットをＣi,jとして、
加算器（７９）へフィードバックする。Ｒ０（７２）は
Ｎ0 'の下位ｄビットを保持しており、Ｒ２（７３）は加
算器（７９）からの最初の出力Ｔi,1の下位ｄビットと
Ｒ０（７２）との乗算結果の下位ｄビットをＭ1として
保持し、次のＰＥにおいて用いられる。
【００５３】ＡiとＭi-1は、以下のように、ＢjとＮjが
入力される前に、各々Ｒ１（７８）とＲ２（７３）に設
定され、Ｎj はＢj に比べて１クロック前に入力される
ので、Ａi・Ｂj-1とＭi-1とＮjが同時に演算される。ま
た、Ｔi-1,j+1をＡi・Ｂj-1及びＭi-1・Ｎjと同時に演
算するために、Ｂin，Ｎinから入力されるＢj，Ｎjは２
クロック遅らされて次のＰＥに出力される。これは式
（１５）におけるＹによるｄビットのビットシフトに相
当する。
【００５４】従って、図７のＰＥによって式（１５）の
演算を行うことができ、図５のシストリックアレイによ
ってモンゴメリーの剰余乗算が高速に実現できることが
わかる。
【００５５】また、図７はｖ＝ｄとして説明したが、ｖ
≦ｄであるｖに対しても同様の手法によって同様のモン
ゴメリーの剰余乗算を実行できることは明らかである。
【００５６】以上、説明したように、（式１）または
（式４），（式５）のような自乗剰余演算や（式２）ま
たは（式７），（式８）のようなべき乗剰余演算を、図
７に示したＰＥ及び、そのＰＥを用いたシストリックア
レイ（図５）を用いて、効率的かつ高速に実行できる。 （第６の実施例）次に、式（１０）のモンゴメリ法によ
る剰余演算と、さらに、中国人の剰余定理による剰余演
算方法のうちの（式９）の形式の演算も実行可能なＰ
Ｅ、即ち、図４で示した基本演算回路（４０）での処理
も実行できる第６の実施例であるＰＥの構成について以
下説明する。第６の実施例のＰＥの回路構成を図８に示
すが、これは、基本的に図７と図４の回路を合成して、
上述の２つの機能を実現したものである。
【００５７】図７のＰＥと図４のＰＥを比較した場合、
構造はほぼ同じでＭの取得方法が異なるだけである。ま
た、ＰＥの動作における違いは、上述したように、Ｂj
はＮjに対して同時に入力されず、１クロック遅れて入
力されるところである。
【００５８】従って、図８に示すＰＥ（９０）の構成に
よって、中国人の剰余定理による剰余演算方法のうちの
（式９）の形式の演算と、式（１０）のモンゴメリ法に
よる剰余演算を選択的に実行することができる。
【００５９】この選択は、ＰＥ（９０）のセレクタＳ
（９１）による選択切替によって行う。セレクタＳ（９
１）は、式（９）の演算を選択するときは、Ｒ９（９
２）からの出力を選択し、式（１０）の演算を選択する
ときは乗算器（９３）からの出力を選択する。ただし、
Ｂin（４１）に入力させるＢj とＮin（４３）に入力さ
せるＮj のタイミングの違いはセレクタＳ（９１）の選
択タイミングに同期して制御される。
【００６０】また、本実施例は、実施例３に示したＡ
i ，Ｍi を自動的に設定できる場合を示しているが、図
１のＰＥのようにＡi ，Ｍi を外部から設定してもよ
い。よって、図１，図４のＰＥを用いた場合と同様に図
８のＰＥを用いて図２，図５，図６のような装置化が可
能になる。
【００６１】例えば、[中国人の剰余定理を用いた乱数
生成処理]の処理手順を示す（式３）〜（式５）に基づ
いて、乱数生成演算を図６の装置によって実現する方法
を、以下に説明する。尚、制御部２０１には、各式の演
算を行う順序と各ＰＥに対するタイミング制御手順を指
示するプログラムは、内部の不図示のＲＯＭ等に、予め
格納されているとし、内部の不図示のＣＰＵによって実
行される。
【００６２】この実行は、（式４）→（式５）→（式
３）→（式４）→．．．の順に演算を繰り返す。ここ
で、最初の（式４），（式５）は剰余乗算であるので、
上述したように、モンゴメリー法による演算方法、即
ち、（式１０）による演算を行うために、制御部２０１
は、各ＰＥのセレクタＳ９１、及び入力のタイミングを
制御する。即ち、セレクタＳ９１の制御に関して、（式
３）に対応する演算時には、Ｒ９（９４）からの出力を
選択して、Ｍout（４８）に出力する。即ち、図４のＰ
Ｅと同じ演算を行う。また逆に、（式４）あるいは（式
５）に対応する演算時には、乗算器（９３）からの出力
を選択して、Ｍout（４８）に出力する。即ち、図７の
ＰＥと同じ演算を行う。
【００６３】次に、（式４）→（式５）→（式３）→
（式４）→．．．の順の演算手順について、以下説明す
る。
【００６４】まず、制御部２０１は、予めＲＡＭ２０２
に格納されている所定の初期値ｙ0とｐを、ＲＡＭ２０
２のアドレスを制御することによって読みだし、ＰＥに
入力させる。そして、（式４）に対応する演算を行い、
計算したｙ1 をＲＡＭ２０２に格納する。その後、また
ＲＡＭ２０２のアドレスを制御することによって、予め
ＲＡＭ２０２に格納されたｚ0 とｑを読みだし、ＰＥに
入力させて、（式５）に対応する演算を実行し、ｚ1を
求めＲＡＭ２０２に格納する。尚、以上の（式４）（式
５）に関する処理では、各ＰＥのセレクタＳ９１は、乗
算器９３からの出力を選択する。その後、（式３）を実
行するために、（式９）の演算ができるように、各ＰＥ
のセレクタＳ９１、及び入力タイミングを制御する。そ
して、ＲＡＭ２０２格納されたｙ1 とｚ1 を読みだし、
予め計算された「ａ・ｐ」，「ｂ・ｑ」値と共に、ＰＥ
（２０４）に入力する。その結果、（式３）の最初の出
力であるｘ1 が得られる。以後、前述したの処理を繰り
返すことによって、疑似乱数生成を高速に行うことがで
きる。 ［第７の実施例］以上、剰余演算を高速に実行する剰余
演算方法とその装置について焦点をあてて説明してきた
が、第７の実施例では、それら剰余演算方法とその装置
を備える通信装置（１１２０）の一例を示す。
【００６５】図９は、第６の実施例の演算部を備える通
信装置（１１２０）による、ｎ対ｎの通信システム（３
０２）の構成を示す。図９における結線（３０１）は、
ローカルエリアネットワーク（ＬＡＮ）のような局所的
な通信網、または電話回線のような大域的な通信網を表
す。また、Ａ〜Ｚは、各通信装置（１１２０）の利用者
を意味する。これらの通信機または端末を用いる利用者
は本発明による演算装置を用いて前述した乱数発生やＲ
ＳＡ暗号処理をはじめとする種々の演算を行い、他の利
用者と通信を行うことができる。
【００６６】図１０は、第７の実施例の通信装置（１１
２０）の構成概要を示す図である。この図を参照して、
以下第７の実施例の通信装置（１１２０）を詳細に説明
する。
【００６７】ＣＰＵ（１１２１）は、通信装置（１１２
０）全体の制御を行う。その制御プログラムは、予めＲ
ＯＭ（１１２４）に格納されており、ＣＰＵ（１１２
１）はこの制御プログラムを実行する。キーボード（１
１２２）は、通信装置（１１２０）に対するコマンドや
データを入力する入力端末である。ＲＡＭ（１１２３）
は、ＣＰＵ（１１２１）が各種処理を実行するための作
業データや、通信データを格納する。モニタ（１１２
５）は、通信装置（１１２０）での各種処理結果、通信
データ、キーボード（１１２２）からの入力コマンド等
を表示する。暗号部（１１２７）は、ＲＡＭ（１１２
３）に格納されている通信データの暗号処理を行い、通
信線（１１２９）に対して符号データを出力する。復号
部（１１２６）は、外部の通信装置からから通信線（１
１２８）を介して伝送された暗号データを復号し、ＲＡ
Ｍ（１１２３）へ格納させる。２００は、図６で説明し
た剰余演算回路である。復号部（１１２６）は、入力し
た暗号データの復号化処理で「Ａ・Ｂ＋Ｍ・Ｎ」或い
は、「Ａ・Ｂ mod Ｎ」形式の演算を行う時は、剰余演
算回路（２００）に演算要求を出して、その剰余演算を
剰余演算回路（２００）で実行させる。そして、剰余演
算回路（２００）は、その演算結果を復号部（１１２
６）へ出力する。また、暗号部（１１２７）で通信デー
タの暗号化処理を行う際等で、必要となる疑似乱数生成
処理は基本的に剰余演算であり、剰余演算回路（２０
０）にその剰余演算の演算要求を出して剰余演算回路
（２００）で実行させる。そして、剰余演算回路（２０
０）は、その演算結果を暗号部１１２７へ出力する。
【００６８】以上説明したように、暗号処理／復号処理
／疑似乱数生成処理等で「Ａ・Ｂ＋Ｍ・Ｎ」或いは、
「Ａ・Ｂ mod Ｎ」形式の演算を行う際は、剰余演算回
路（２００）で独立して高速に実行できるので、通信処
理全体の処理能力をあげることができる。
【００６９】尚、第７の実施例では、通信装置間での暗
号化/復号化処理について説明したが、これは、通信装
置と記録媒体間での暗号化/復号化処理についても同様
に処理できる。記録媒体としては、例えばハードデイス
クやフロッピーデイスク等のような磁気記録媒体でもよ
い。この場合、記録媒体へのアクセス装置が通信装置に
相当し、通信系と同様に記録系においても、利用者Ａ〜
Ｚは、本実施例による回路及び方法を用いた演算装置に
よって個別にこのシステムを利用することができる。
【００７０】また、本実施例による回路及び方法を用い
た演算装置は、通信装置機と通信網の間に挿入されてい
たり、通信装置に接続された端末装置に内蔵されていて
もよい。また、該演算装置が通信装置に接続されていな
くても、ＩＣカードのような携帯用の装置に内蔵し、必
要なときに通信装置に接続された端末装置と接続しても
よい。
【００７１】尚、本実施例よる１つのＰＥで、疑似乱数
発生処理や暗号処理は、本実施例の演算方法により簡単
な整数演算で実現できるので、ＰＥを集積回路によって
実現しなくても、通常のＤＳＰ（デジタルシグナルプロ
セッサ）やＣＰＵ等によっても前述の中国人の剰余定理
を簡単かつ高速に演算することができる。
【００７２】また、本発明は回路構成が規則的であり、
ＰＥ間の接続がレジスタを通して隣接したＰＥのみと行
われているので、制御や遅延も局所的になりＶＬＳＩに
よる実用化にも最適である。
【００７３】また、実施例４に示したようなｐ個のＰＥ
からなる装置化（チップ化）を行っておけば、装置化後
に要求される高速化や扱う整数のビット数の変化に対応
して、インプリメントするＰＥのチップ数を変えるだけ
で容易に対応することができる。
【００７４】また、本実施例では、（式１２）の演算
（または剰余演算）を異なるｉに対して独立に行うこと
ができるので、ＰＥを従属に接続せず独立した演算素子
として用い、よく知られたマイクロプログラミングの手
法によって実現することも容易である。
【００７５】また、図１，図４のＰＥは（式１２）の演
算（または剰余乗算）を一括して実行しているが、（式
１２）の演算（または剰余乗算）を種々に分解した演算
素子によって、最終的に（式１２）の演算（または剰余
乗算）を実行してもよい。
【００７６】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによって達成される場合にも適用で
きることは言うまでもない。
【００７７】
【発明の効果】以上説明したように本発明によれば、デ
ィジタル通信システムやデジタル記憶システム等におけ
る誤り訂正符号処理や暗号処理を高速に行うことができ
る。
【００７８】
【図面の簡単な説明】
【図１】第１の実施例である剰余演算を行うＰＥの構成
を説明する図である。
【図２】第１の実施例である剰余演算を行う漸化処理回
路の構成を説明する図である。
【図３】第２の実施例である剰余演算を行うシストリッ
クアレイ処理回路の構成を説明する図である。
【図４】第３の実施例である剰余演算を行うためのＰＥ
の構成を説明する図である。
【図５】第３の実施例である剰余演算を行うためのシス
トリックアレイ処理回路の構成を説明する図である。
【図６】第４の実施例である柔軟にＰＥ数を設定できる
剰余演算回路構成の図である。
【図７】第５の実施例であるモンゴメリーの剰余演算の
ためのＰＥの構成を示す図である。
【図８】第５の実施例である図４と図７に示した回路の
動作を選択できるＰＥの構成を示す図である。
【図９】第６の実施例である通信装置とそのシステムを
説明する図である。
【図１０】第６の実施例である通信装置の詳細を説明す
る図である。
【符号の説明】
２００ 剰余演算部 １１２０ 通信装置 １１２１ ＣＰＵ １１２２ キーボード １１２３ ＲＡＭ １１２４ ＱＲＯＭ １１２５ モニタ １１２６ 復号部 １１２７ 暗号部 １１２８ 入力通信線 １１２９ 出力通信線

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 初期値Ｕ0を所定の初期値Ｙ0とした時、
    次形式の漸化式： Ｕi=(Ｕi-1・Ｕi-1＋Ｗi-1・Ｃ）／Ｒ; (i=0,1,2,...,n
    -1)と、 Ｗi-1＝Ｕi-1・Ｕi-1・Ｄ mod Ｒ；(i=0,1,2,...,n-1) から得られる系列のＵi(i=0,1,2,...,n-1)をＹi(i=0,1,
    2,...,n-1)とし、初期値Ｕ0を所定の初期値Ｚ0とした
    時、前記形式の漸化式から得られる系列Ｕi(i=0,1,
    2,...,n-1)をＺi(i=0,1,2,...,n-1)とし、疑似乱数列Ｘ
    i(i=0,1,2,...,n-1)を、Ａ・Ｙi+Ｂ・Ｚi、(i=0,1,2,...,
    n-1)形式の演算に基づいて生成する疑似乱数生成手段
    と、 前記疑似乱数生成手段で生成された疑似乱数に基づい
    て、平文から暗号文を生成する暗号生成手段と、前記暗
    号文を出力する出力手段とを備えることを特徴とする通
    信装置。
  2. 【請求項２】 前記疑似乱数生成手段は、前記"Ａ・Ｙi+
    Ｂ・Ｚi"の演算に対応する、"ａ・ｂ+ｃ・ｄ"形式の演算を
    行う第１の演算手段と、前記"（Ｕi-1・Ｕi-1＋Ｗi-1・
    Ｃ）／Ｒ"の演算に対応する、"(ａ・ｂ+ｃ・ｄ)/ｒ"形式
    の演算を行う第２の演算手段と、前記第１の演算手段で
    演算された第１の演算値と、前記第２の演算手段で演算
    された第２の演算値のいずれかを選択出力する選択手段
    とを備えることを特徴とする請求項１に記載の通信装
    置。
  3. 【請求項３】 前記"ａ・ｂ+ｃ・ｄ"形式の演算は、ａ、
    ｃを所定のｖビット単位のｋ個に分割した、ａ、ｃのそ
    れぞれに対応する各部分項ａi，ｃi、(i=0,1,2,...,k-
    1)に基づき、Ｔ(ｉ)＝Ｔ(ｉ-1)/ｘ+ａi・ｂ+ｃi・ｄ、(i=
    0,1,2,...,k-1)の漸化式計算によって、生成されるＴ(k
    -1)を、前記"ａ・ｂ+ｃ・ｄ"形式の演算結果とすることを
    特徴とする請求項２に記載の通信装置。
  4. 【請求項４】 前記"ａ・ｂ+ｃ・ｄ"形式の演算は、ａ、
    ｃを所定のｖビット単位のｋ個に分割した、ａ、ｃのそ
    れぞれに対応する各部分項ａi，ｃi、(i=0,1,2,...,k-
    1)と、ｂ、ｄを所定のｗビット単位のＳ個に分割した、
    ｂ、ｄのそれぞれに対応する各部分項ｂj、ｄj、(j=0,
    1,2,...,s-1)とに基づき、Ｔ(i,j)＝ｄｗｄ(Ｔ(i-1,j+
    1))+ａi・ｂj+ｃi・ｄj+ｕｐｄ(Ｔ(i,j-1))、(j=0,1,
    2,...,S-1)(i=0,1,2,...,k-1)の漸化式計算によって、
    生成されるＴ(k-1,S-1)を、前記"ａ・ｂ+ｃ・ｄ"形式の演
    算結果とし、ｄｗｄ(Ｔ(i-1,j+1))は、Ｔ(i-1,j+1)のｗ
    ビット以下の部分値を抽出し、ｕｐｄ(Ｔ(i,j-1))は、
    Ｔ(i,j-1)のｗ+1ビット以上の部分値を抽出することを
    特徴とする請求項２に記載の通信装置。
  5. 【請求項５】 ｒは２のｚ乗と等価であり、前記"ａ・ｂ
    +ｃ・ｄ"形式の演算結果のｚ+1ビット以上の部分を、前
    記"(ａ・ｂ+ｃ・ｄ)/ｒ"形式の演算結果とすることを特徴
    とする請求項３に記載の通信装置。
  6. 【請求項６】 平文から、暗号文列Ｘi(i=0,1,2,...,n-
    1)を生成する通信装置であって、 初期値Ｕ0を所定の初期値Ｙ0とし、Ｅi(i=0,1,2,...,n-
    1)を所定の系列とした時、次形式の漸化式： Ｕi=(Ｕi-1・Ｅi-1＋Ｗi-1・Ｃ）／Ｒ; (i=0,1,2,...,n
    -1)と、 Ｗi-1＝Ｕi-1・Ｅi-1・Ｄ mod Ｒ；(i=0,1,2,...,n-1) から得られる系列Ｕi(i=0,1,2,...,n-1)をＹi(i=0,1,
    2,...,n-1)とし、前記Ｕ0を任意の初期値Ｚ0とした時、
    前記形式の漸化式から得られる系列Ｕi(i=0,1,2,...,n-
    1)をＺi(i=0,1,2,...,n-1)とし、暗号文列Ｘi(i=0,1,
    2,...,n-1)を、Ａ・Ｙi+Ｂ・Ｚi、(i=0,1,2,...,n-1)形式
    の演算に基づいて生成する暗号生成手段と、 前記暗号文列を出力する出力手段とを備えることを特徴
    とする通信装置。
  7. 【請求項７】 前記暗号生成手段は、前記"Ａ・Ｙi+Ｂ・
    Ｚi"の演算に対応する、"ａ・ｂ+ｃ・ｄ"形式の演算を行
    う第１の演算手段と、前記"（Ｕi-1・Ｅi-1＋Ｗi-1・
    Ｃ）／Ｒ"の演算に対応する、"(ａ・ｂ+ｃ・ｄ)/ｒ"形式
    の演算を行う第２の演算手段と、前記第１の演算手段で
    演算された第１の演算値と、前記第２の演算手段で演算
    された第２の演算値のいずれかを選択出力する選択手段
    とを備えることを特徴とする請求項６に記載の通信装
    置。
  8. 【請求項８】 前記"ａ・ｂ+ｃ・ｄ"形式の演算は、ａ、
    ｃを所定のｖビット単位のｋ個に分割した、ａ、ｃのそ
    れぞれに対応する各部分項ａi，ｃi、(i=0,1,2,...,k-
    1)に基づき、Ｔ(ｉ)＝Ｔ(ｉ-1)/ｘ+ａi・ｂ+ｃi・ｄ、(i=
    0,1,2,...,k-1)の漸化式計算によって、生成されるＴ(k
    -1)を、前記"ａ・ｂ+ｃ・ｄ"形式の演算結果とすることを
    特徴とする請求項７に記載の通信装置。
  9. 【請求項９】 前記"ａ・ｂ+ｃ・ｄ"形式の演算は、ａ、
    ｃを所定のｖビット単位のｋ個に分割した、ａ、ｃのそ
    れぞれに対応する各部分項ａi，ｃi、(i=0,1,2,...,k-
    1)と、ｂ、ｄを所定のｗビット単位のＳ個に分割した、
    ｂ、ｄのそれぞれに対応する各部分項ｂj、ｄj、(j=0,
    1,2,...,s-1)とに基づき、Ｔ(i,j)＝ｄｗｄ(Ｔ(i-1,j+
    1))+ａi・ｂj+ｃi・ｄj+ｕｐｄ(Ｔ(i,j-1))、(j=0,1,
    2,...,S-1)(i=0,1,2,...,k-1)の漸化式計算によって、
    生成されるＴ(k-1,S-1)を、前記"ａ・ｂ+ｃ・ｄ"形式の演
    算結果とし、ｄｗｄ(Ｔ(i-1,j+1))は、Ｔ(i-1,j+1)のｗ
    ビット以下の部分値を抽出し、ｕｐｄ(Ｔ(i,j-1))は、
    Ｔ(i,j-1)のｗ+1ビット以上の部分値を抽出することを
    特徴とする請求項７に記載の通信装置。
  10. 【請求項１０】 ｒは２のｚ乗と等価であり、前記"ａ・
    ｂ+ｃ・ｄ"形式の演算結果の上位ｚビットを、前記"(ａ・
    ｂ+ｃ・ｄ)/ｒ"形式の演算結果とすることを特徴とする
    請求項８記載の通信装置。
  11. 【請求項１１】 初期値Ｕ0を所定の初期値Ｙ0とした
    時、次形式の漸化式： Ｕi=(Ｕi-1・Ｕi-1＋Ｗi-1・Ｃ）／Ｒ; (i=0,1,2,...,n
    -1)と、 Ｗi-1＝Ｕi-1・Ｕi-1・Ｄ mod Ｒ；(i=0,1,2,...,n-1) から得られる系列のＵi(i=0,1,2,...,n-1)をＹi(i=0,1,
    2,...,n-1)とし、初期値Ｕ0を所定の初期値Ｚ0とした
    時、前記形式の漸化式から得られる系列Ｕi(i=0,1,
    2,...,n-1)をＺi(i=0,1,2,...,n-1)とし、疑似乱数列Ｘ
    i(i=0,1,2,...,n-1)を、Ａ・Ｙi+Ｂ・Ｚi、(i=0,1,2,...,
    n-1)形式の演算に基づいて生成する疑似乱数生成工程
    と、 前記疑似乱数生成工程で生成された疑似乱数に基づい
    て、平文から暗号文を生成する暗号生成工程と、前記暗
    号文を出力する出力工程とを備えることを特徴とする通
    信方法。
  12. 【請求項１２】 前記疑似乱数生成工程は、前記"Ａ・Ｙ
    i+Ｂ・Ｚi"の演算に対応する、"ａ・ｂ+ｃ・ｄ"形式の演算
    を行う第１の演算工程と、前記"（Ｕi-1・Ｕi-1＋Ｗi-1
    ・Ｃ）／Ｒ"の演算に対応する、"(ａ・ｂ+ｃ・ｄ)/ｒ"形
    式の演算を行う第２の演算工程と、前記第１の演算工程
    で演算された第１の演算値と、前記第２の演算工程で演
    算された第２の演算値のいずれかを選択出力する選択工
    程とを備えることを特徴とする請求項１１に記載の通信
    方法。
  13. 【請求項１３】 前記"ａ・ｂ+ｃ・ｄ"形式の演算は、
    ａ、ｃを所定のｖビット単位のｋ個に分割した、ａ、ｃ
    のそれぞれに対応する各部分項ａi，ｃi、(i=0,1,
    2,...,k-1)に基づき、Ｔ(ｉ)＝Ｔ(ｉ-1)/ｘ+ａi・ｂ+ｃi
    ・ｄ、(i=0,1,2,...,k-1)の漸化式計算によって、生成さ
    れるＴ(k-1)を、前記"ａ・ｂ+ｃ・ｄ"形式の演算結果とす
    ることを特徴とする請求項１２に記載の通信方法。
  14. 【請求項１４】 前記"ａ・ｂ+ｃ・ｄ"形式の演算は、
    ａ、ｃを所定のｖビット単位のｋ個に分割した、ａ、ｃ
    のそれぞれに対応する各部分項ａi，ｃi、(i=0,1,
    2,...,k-1)と、ｂ、ｄを所定のｗビット単位のＳ個に分
    割した、ｂ、ｄのそれぞれに対応する各部分項ｂj、
    ｄj、(j=0,1,2,...,s-1)とに基づき、Ｔ(i,j)＝ｄｗｄ
    (Ｔ(i-1,j+1))+ａi・ｂj+ｃi・ｄj+ｕｐｄ(Ｔ(i,j-1))、
    (j=0,1,2,...,S-1)(i=0,1,2,...,k-1)の漸化式計算によ
    って、生成されるＴ(k-1,S-1)を、前記"ａ・ｂ+ｃ・ｄ"形
    式の演算結果とし、ｄｗｄ(Ｔ(i-1,j+1))は、Ｔ(i-1,j+
    1)のｗビット以下の部分値を抽出し、ｕｐｄ(Ｔ(i,j-
    1))は、Ｔ(i,j-1)のｗ+1ビット以上の部分値を抽出する
    ことを特徴とする請求項１２に記載の通信方法。
  15. 【請求項１５】 ｒは２のｚ乗と等価であり、前記"ａ・
    ｂ+ｃ・ｄ"形式の演算結果のｚ+1ビット以上の部分を、
    前記"(ａ・ｂ+ｃ・ｄ)/ｒ"形式の演算結果とすることを特
    徴とする請求項１３に記載の通信方法。
  16. 【請求項１６】 平文から、暗号文列Ｘi(i=0,1,2,...,
    n-1)を生成する通信方法であって、 初期値Ｕ0を所定の初期値Ｙ0とし、Ｅi(i=0,1,2,...,n-
    1)を所定の系列とした時、次形式の漸化式： Ｕi=(Ｕi-1・Ｅi-1＋Ｗi-1・Ｃ）／Ｒ; (i=0,1,2,...,n
    -1)と、 Ｗi-1＝Ｕi-1・Ｅi-1・Ｄ mod Ｒ；(i=0,1,2,...,n-1) から得られる系列Ｕi(i=0,1,2,...,n-1)をＹi(i=0,1,
    2,...,n-1)とし、前記Ｕ0を任意の初期値Ｚ0とした時、
    前記形式の漸化式から得られる系列Ｕi(i=0,1,2,...,n-
    1)をＺi(i=0,1,2,...,n-1)とし、暗号文列Ｘi(i=0,1,
    2,...,n-1)を、Ａ・Ｙi+Ｂ・Ｚi、(i=0,1,2,...,n-1)形式
    の演算に基づいて生成する暗号生成工程と、 前記暗号文列を出力する出力工程とを備えることを特徴
    とする通信方法。
  17. 【請求項１７】 前記暗号生成工程は、前記"Ａ・Ｙi+Ｂ
    ・Ｚi"の演算に対応する、"ａ・ｂ+ｃ・ｄ"形式の演算を行
    う第１の演算工程と、前記"（Ｕi-1・Ｅi-1＋Ｗi-1・
    Ｃ）／Ｒ"の演算に対応する、"(ａ・ｂ+ｃ・ｄ)/ｒ"形式
    の演算を行う第２の演算工程と、前記第１の演算工程で
    演算された第１の演算値と、前記第２の演算工程で演算
    された第２の演算値のいずれかを選択出力する選択工程
    とを備えることを特徴とする請求項１６に記載の通信方
    法。
  18. 【請求項１８】 前記"ａ・ｂ+ｃ・ｄ"形式の演算は、
    ａ、ｃを所定のｖビット単位のｋ個に分割した、ａ、ｃ
    のそれぞれに対応する各部分項ａi，ｃi、(i=0,1,
    2,...,k-1)に基づき、Ｔ(ｉ)＝Ｔ(ｉ-1)/ｘ+ａi・ｂ+ｃi
    ・ｄ、(i=0,1,2,...,k-1)の漸化式計算によって、生成さ
    れるＴ(k-1)を、前記"ａ・ｂ+ｃ・ｄ"形式の演算結果とす
    ることを特徴とする請求項１７に記載の通信方法。
  19. 【請求項１９】 前記"ａ・ｂ+ｃ・ｄ"形式の演算は、
    ａ、ｃを所定のｖビット単位のｋ個に分割した、ａ、ｃ
    のそれぞれに対応する各部分項ａi，ｃi、(i=0,1,
    2,...,k-1)と、ｂ、ｄを所定のｗビット単位のＳ個に分
    割した、ｂ、ｄのそれぞれに対応する各部分項ｂj、
    ｄj、(j=0,1,2,...,s-1)とに基づき、Ｔ(i,j)＝ｄｗｄ
    (Ｔ(i-1,j+1))+ａi・ｂj+ｃi・ｄj+ｕｐｄ(Ｔ(i,j-1))、
    (j=0,1,2,...,S-1)(i=0,1,2,...,k-1)の漸化式計算によ
    って、生成されるＴ(k-1,S-1)を、前記"ａ・ｂ+ｃ・ｄ"形
    式の演算結果とし、ｄｗｄ(Ｔ(i-1,j+1))は、Ｔ(i-1,j+
    1)のｗビット以下の部分値を抽出し、ｕｐｄ(Ｔ(i,j-
    1))は、Ｔ(i,j-1)のｗ+1ビット以上の部分値を抽出する
    ことを特徴とする請求項１７に記載の通信方法。
  20. 【請求項２０】 ｒは２のｚ乗と等価であり、前記"ａ・
    ｂ+ｃ・ｄ"形式の演算結果の上位ｚビットを、前記"(ａ・
    ｂ+ｃ・ｄ)/ｒ"形式の演算結果とすることを特徴とする
    請求項１８記載の通信方法。
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