JP3323516B2 - 演算装置及びこれを備えた暗号化装置、復号装置 - Google Patents
演算装置及びこれを備えた暗号化装置、復号装置Info
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Description
【０００１】
【産業上の利用分野】本発明は２つの整数を乗算し、そ
の結果をさらに他の整数で除算した剰余を求める演算、
すなわち、整数Ａ、Ｂ、Ｎに関して、Ａ・ Ｂ mod Ｎの
乗除算を行う整数の演算装置に関する。特に、ＲＳＡ暗
号（池野信一，小山謙二：“現代暗号学”，電子情報通
信学会，1986，６章）のような暗号化技術に好適な大き
な桁の整数の乗除算を行う演算装置に関するものであ
る。
の結果をさらに他の整数で除算した剰余を求める演算、
すなわち、整数Ａ、Ｂ、Ｎに関して、Ａ・ Ｂ mod Ｎの
乗除算を行う整数の演算装置に関する。特に、ＲＳＡ暗
号（池野信一，小山謙二：“現代暗号学”，電子情報通
信学会，1986，６章）のような暗号化技術に好適な大き
な桁の整数の乗除算を行う演算装置に関するものであ
る。
【０００２】また、本発明は上記演算装置を用いた暗号
化によって行われる、コンピュータネットワークにおけ
るホームバンク，ファームバンク，及び電子メールや電
子郵便などの様々な通信サービスに用いられる暗号化通
信方法に関する。
化によって行われる、コンピュータネットワークにおけ
るホームバンク，ファームバンク，及び電子メールや電
子郵便などの様々な通信サービスに用いられる暗号化通
信方法に関する。
【０００３】
【従来の技術】従来、ｎa ビットの整数Ａと、ｎb ビッ
トの整数Ｂと、ｎn ビットの整数ＮによるＲ＝Ａ・ Ｂ m
od Ｎの演算を行う大きな桁の整数の乗除算回路の方式
は、大きく２つに分けられる。１つは乗除算をＣ＝Ａ・
Ｂという乗算とＤ＝Ｃ mod Ｎという剰余計算の２つに
分けて実行する方式と、もう１つはＡを１ビット毎に分
割したＡi(i=0,1,・・・,na-1) に対してＲ＝２・ Ｒ＋Ａna
-i・ Ｂ mod Ｎ(i=1,2,・・・,na)の部分積演算と剰余演算
をｎa 回繰り返す方式である。
トの整数Ｂと、ｎn ビットの整数ＮによるＲ＝Ａ・ Ｂ m
od Ｎの演算を行う大きな桁の整数の乗除算回路の方式
は、大きく２つに分けられる。１つは乗除算をＣ＝Ａ・
Ｂという乗算とＤ＝Ｃ mod Ｎという剰余計算の２つに
分けて実行する方式と、もう１つはＡを１ビット毎に分
割したＡi(i=0,1,・・・,na-1) に対してＲ＝２・ Ｒ＋Ａna
-i・ Ｂ mod Ｎ(i=1,2,・・・,na)の部分積演算と剰余演算
をｎa 回繰り返す方式である。
【０００４】
【発明が解決しようとする課題】前者の方式は乗算回路
と剰余計算回路をパイプライン化した構成を取ることが
多く、構成及び制御が比較的簡単であるが、この方式は
乗算結果Ｃを一旦蓄えるメモリや乗算と剰余計算の回路
を独立に持つ必要があり、小さな回路規模で装置を実現
することは困難であった。また、後者の方式は部分積演
算とそれに対する剰余演算であるので、回路は比較的コ
ンパクトにまとめることができるが、ｎb，ｎn が大き
くなると、１回の部分積及び剰余の演算に対する桁上が
り遅延時間や桁上がりビット用レジスタの大きさの問題
と、mod Ｎを実行するためのＲ＞Ｎ判定をいかに行うか
等の問題があった。
と剰余計算回路をパイプライン化した構成を取ることが
多く、構成及び制御が比較的簡単であるが、この方式は
乗算結果Ｃを一旦蓄えるメモリや乗算と剰余計算の回路
を独立に持つ必要があり、小さな回路規模で装置を実現
することは困難であった。また、後者の方式は部分積演
算とそれに対する剰余演算であるので、回路は比較的コ
ンパクトにまとめることができるが、ｎb，ｎn が大き
くなると、１回の部分積及び剰余の演算に対する桁上が
り遅延時間や桁上がりビット用レジスタの大きさの問題
と、mod Ｎを実行するためのＲ＞Ｎ判定をいかに行うか
等の問題があった。
【０００５】そこで、本発明は、上述の欠点を除去し、
大きな桁の整数に関する乗除算を、小さな回路規模で効
率よく高速に実行する演算装置を提供することを目的と
する。
大きな桁の整数に関する乗除算を、小さな回路規模で効
率よく高速に実行する演算装置を提供することを目的と
する。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、与えられた第１、第２の整数の積を第
３の整数で除算した剰余を演算する演算装置に、値を保
持する記憶手段と、前記第１の整数を所定ビットずつ順
次入力して前記第２の整数に乗じる乗算手段と、前記記
憶手段に保持された値において前記第３の整数の最大桁
を越える部分を当該第３の整数で除した剰余を求める剰
余演算手段と、前記記憶手段からの入力と、前記乗算手
段による乗算結果と、前記剰余演算手段により求めた剰
余とを加算し、該加算の結果を前記記憶手段に保持させ
る加算手段とを具える。
に、本発明では、与えられた第１、第２の整数の積を第
３の整数で除算した剰余を演算する演算装置に、値を保
持する記憶手段と、前記第１の整数を所定ビットずつ順
次入力して前記第２の整数に乗じる乗算手段と、前記記
憶手段に保持された値において前記第３の整数の最大桁
を越える部分を当該第３の整数で除した剰余を求める剰
余演算手段と、前記記憶手段からの入力と、前記乗算手
段による乗算結果と、前記剰余演算手段により求めた剰
余とを加算し、該加算の結果を前記記憶手段に保持させ
る加算手段とを具える。
【０００７】
【実施例】簡単のため、整数Ａをｎa ＝ｎビット、整数
Ｂをｎb ＝ｎ・ ｍビット、整数Ｎをｎn ＝ｎ・ ｍビット
として、Ａ・Ｂ mod Ｎ＝Ｒの演算を実行することを考え
る。ここで、１ビットの乗算ａ・ ｂ＝ｃを実行する乗算
器は、よく知られているように、アンド回路によって実
現できる。
Ｂをｎb ＝ｎ・ ｍビット、整数Ｎをｎn ＝ｎ・ ｍビット
として、Ａ・Ｂ mod Ｎ＝Ｒの演算を実行することを考え
る。ここで、１ビットの乗算ａ・ ｂ＝ｃを実行する乗算
器は、よく知られているように、アンド回路によって実
現できる。
【０００８】Ａ，Ｂ，Ｎを各々１，ｍ，ｍビット毎に分
割すると、次のように表せる。
割すると、次のように表せる。
【０００９】 Ａ＝Ａn-1・２n-1 ＋Ａn-2・２n-2 ＋・・・ ＋Ａ1・２＋Ａ0 Ｂ＝Ｂn-1・Ｘn-1 ＋Ｂn-2・Ｘn-2＋・・・ ＋Ｂ1・Ｘ＋Ｂ0 Ｎ＝Ｎn-1・Ｘn-1 ＋Ｎn-2・Ｘn-2＋・・・ ＋Ｎ1・Ｘ＋Ｎ0 ここで、Ｘ＝２mである。この場合Ａ，Ｂ，Ｎは多項式
とみなすことができ、Ｒ＝Ａ・ Ｂ mod Ｎは次のように
表すことができる。
とみなすことができ、Ｒ＝Ａ・ Ｂ mod Ｎは次のように
表すことができる。
【００１０】Ｒ＝Ａ・ Ｂ−Ｑ・ Ｎ （Ｑ＝［Ａ・ Ｂ／
Ｎ］） ただし、［Ｚ］はＺを超えない整数を表す。
Ｎ］） ただし、［Ｚ］はＺを超えない整数を表す。
【００１１】従って、次のような手順によってＲを求め
ることができる。
ることができる。
【００１２】アルゴリズム（１） Ｒ0 ＝０ ＦＯＲ ｊ＝１ ＴＯ ｎ Ｒj ＝Ｒj-1・２＋Ａn-j・Ｂ−Ｑj-1・Ｎ ＝Ｒj-1・２＋Ａn-j・Ｂ＋Ｅj-1 −Ｌj-1・Ｘn ＮＥＸＴ ＩＦ Ｒn ＞Ｎ ＴＨＥＮ Ｒn ＝Ｒn −Ｑn・Ｎ ただし、Ｌj-1 ＝［Ｒj-1／Ｘn ］ Ｑj-1 ＝［Ｌj-1・Ｘn／Ｎ］，Ｑn ＝［Ｒn ／Ｎ］ Ｌj-1・Ｘn ＝Ｑj-1・Ｎ＋Ｅj-1 （Ｅj-1 ＜Ｎ） アルゴリズム（１）はＲ＞Ｎであるかの判定を行わずに
済ますために、Ｎの最大桁であるＸn-1を超えたＲj-1
の値Ｌj-1・Ｘn ＝［Ｒj-1 ／Ｘn ］・Ｘn に対して、mo
d Ｎを行う（Ｑj-1・Ｎ＝［Ｌj-1・Ｘn／Ｎ］・Ｎを減じ
る）ようにしている。即ち、ビット的にＸn-1を超えた
Ｒの係数に対してmod Ｎを行っているのでＲ＞Ｎの判定
を必要としない。
済ますために、Ｎの最大桁であるＸn-1を超えたＲj-1
の値Ｌj-1・Ｘn ＝［Ｒj-1 ／Ｘn ］・Ｘn に対して、mo
d Ｎを行う（Ｑj-1・Ｎ＝［Ｌj-1・Ｘn／Ｎ］・Ｎを減じ
る）ようにしている。即ち、ビット的にＸn-1を超えた
Ｒの係数に対してmod Ｎを行っているのでＲ＞Ｎの判定
を必要としない。
【００１３】また、Ｌj-1・Ｘn mod Ｎである−Ｑj-1・Ｎ
を実行する代わりにＬj-1・Ｘn を引いてその剰余である
Ｅj-1 を加えている。即ち、Ｒj-1 の上位部分Ｌj-1・Ｘ
n をＥj-1 に変換して加算している。これによって、mo
d Ｎによる減算をすべて加算で行うことができる。ただ
しこの場合、最後に１度だけＲn ＞Ｎを判定して、Ｒn
＝Ｒn −Ｑn・Ｎの演算を行う必要があるが、これは上に
示した繰り返し演算が終わった後であり、従来のように
繰り返し演算の途中でＲ＞Ｎの判定を行う必要がないの
で、別の回路等で行うことができ全体の処理速度には影
響しない。
を実行する代わりにＬj-1・Ｘn を引いてその剰余である
Ｅj-1 を加えている。即ち、Ｒj-1 の上位部分Ｌj-1・Ｘ
n をＥj-1 に変換して加算している。これによって、mo
d Ｎによる減算をすべて加算で行うことができる。ただ
しこの場合、最後に１度だけＲn ＞Ｎを判定して、Ｒn
＝Ｒn −Ｑn・Ｎの演算を行う必要があるが、これは上に
示した繰り返し演算が終わった後であり、従来のように
繰り返し演算の途中でＲ＞Ｎの判定を行う必要がないの
で、別の回路等で行うことができ全体の処理速度には影
響しない。
【００１４】次に、Ｒj の演算に伴う遅延時間が大きい
という問題があった。その遅延時間をなくすために、ア
ルゴリズム（１）においてＲj をＲj,n-i 、ＢをＢn-i
に分解して次のアルゴリズム（２）のように表現する。
また、レジスタＲj,n-i の桁上がり部Ｃj,n-iはｍビッ
ト毎の桁上がりとするので、レジスタ容量が小さくて済
む。
という問題があった。その遅延時間をなくすために、ア
ルゴリズム（１）においてＲj をＲj,n-i 、ＢをＢn-i
に分解して次のアルゴリズム（２）のように表現する。
また、レジスタＲj,n-i の桁上がり部Ｃj,n-iはｍビッ
ト毎の桁上がりとするので、レジスタ容量が小さくて済
む。
【００１５】アルゴリズム（２） ＦＯＲ ｊ＝１ ＴＯ ｎ ＦＯＲ ｉ＝０ ＴＯ ｎ Ｒj,n-i ＝Ｄj-1,n-i・２＋Ｃj-1,n-i-1 ＋Ａn-j・Ｂn-i ＋Ｅj-1,n-i Ｄj,n-i ＝dwm-1 （Ｒj,n-i ） Ｃj,n-i ＝upm-1 （Ｒj,n-i ） ＮＥＸＴ ＮＥＸＴ ただし、Ｒj-1,n・Ｘn ＝Ｑj-1・Ｎ＋Ｅj-1 （３） Ｑj-1 ＝［Ｒj-1,n・Ｘn ／Ｎ］ （４） Ｅj-1 ＝Ｅj-1,n-1・Ｘn-1 ＋・・・ ＋Ｅj-1,1・Ｘ＋Ｅj-1,0 （５） Ｄ0,n-i ＝Ｃ0,n-i-1 ＝Ｅ0,n-i ＝Ｂn ＝Ｂ-1＝０ dwm-1 （Ｚ）：Ｚの２m-1 桁以下の値 upm-1 （Ｚ）：Ｚの２m 以上の値を２m で割った値を意味する。
【００１６】基本的にアルゴリズム（１）とアルゴリズ
ム（２）は同じであるが、アルゴリズム（２）の方がよ
り実際の回路の動作に適した形で表している。ここでｎ
＝４の場合を考えると、アルゴリズム（２）にしたがっ
て、図１のような回路で乗除算器を構成することができ
る。
ム（２）は同じであるが、アルゴリズム（２）の方がよ
り実際の回路の動作に適した形で表している。ここでｎ
＝４の場合を考えると、アルゴリズム（２）にしたがっ
て、図１のような回路で乗除算器を構成することができ
る。
【００１７】図１において、１１〜１４は、１ビットの
入力Ａ0 〜Ａ3と、それぞれにおけるｍビットの定数Ｂ0
〜Ｂ3 との積Ａ4-j・Ｂ4-i を演算するｍ個のアンドか
らなる乗算回路。１５〜１８は、Ｒj-1,4 の値から所定
のＮ及びｍに対して（３）〜（５）式によってＥj-1,0
〜Ｅj-1,3 の値を各々出力するＲＯＭ、１９〜２２はそ
れぞれ、乗算回路の出力と、右隣のレジスタの下位桁
と、左隣のレジスタの桁上りと、ＲＯＭの出力とを加算
する４入力加算器（ただし、１９は下からの桁上りはな
いので３入力）。２３〜２６は加算器の出力Ｒj,4-i を
格納するｍ＋２ビットのレジスタである。
入力Ａ0 〜Ａ3と、それぞれにおけるｍビットの定数Ｂ0
〜Ｂ3 との積Ａ4-j・Ｂ4-i を演算するｍ個のアンドか
らなる乗算回路。１５〜１８は、Ｒj-1,4 の値から所定
のＮ及びｍに対して（３）〜（５）式によってＥj-1,0
〜Ｅj-1,3 の値を各々出力するＲＯＭ、１９〜２２はそ
れぞれ、乗算回路の出力と、右隣のレジスタの下位桁
と、左隣のレジスタの桁上りと、ＲＯＭの出力とを加算
する４入力加算器（ただし、１９は下からの桁上りはな
いので３入力）。２３〜２６は加算器の出力Ｒj,4-i を
格納するｍ＋２ビットのレジスタである。
【００１８】このレジスタの下位ｍ−１ビットはＲj,4-
i の下位ｍ−１桁（dwm （Ｒj,4-i）＝Ｄj,4-i ）を意
味し、上位３ビットはＲj,4-i のｍ桁以上の値（upm
（Ｒj,4-i ）＝Ｃj,4-i ）を意味する。これによって、
各加算器毎の桁上がりはＣj,n-i によって各クロック毎
に吸収され、次のクロックで桁上がりとして加算され
る。従って、アルゴリズム（１）のようなＲjの演算に
伴う遅延時間をなくすことができる。
i の下位ｍ−１桁（dwm （Ｒj,4-i）＝Ｄj,4-i ）を意
味し、上位３ビットはＲj,4-i のｍ桁以上の値（upm
（Ｒj,4-i ）＝Ｃj,4-i ）を意味する。これによって、
各加算器毎の桁上がりはＣj,n-i によって各クロック毎
に吸収され、次のクロックで桁上がりとして加算され
る。従って、アルゴリズム（１）のようなＲjの演算に
伴う遅延時間をなくすことができる。
【００１９】以上のようにＤj,4-i ，Ｒj,4-i ，Ｃj,4-
i はレジスタの状態を表すが、ここで添え字のｊはクロ
ックを意味し、４−ｉは図１において右から左にｉ＝１
からｉ＝４となる回路の位置を示す。従って、初期状態
（ｊ＝０）においてＲ0,0 は図１の左端のレジスタを意
味し、Ｒ0,3 は右端のレジスタを意味する。尚、ず１
で、Ｌj-1 は右端のレジスタから出力されるＮの最大桁
Ｘn を超えた値を意味する。
i はレジスタの状態を表すが、ここで添え字のｊはクロ
ックを意味し、４−ｉは図１において右から左にｉ＝１
からｉ＝４となる回路の位置を示す。従って、初期状態
（ｊ＝０）においてＲ0,0 は図１の左端のレジスタを意
味し、Ｒ0,3 は右端のレジスタを意味する。尚、ず１
で、Ｌj-1 は右端のレジスタから出力されるＮの最大桁
Ｘn を超えた値を意味する。
【００２０】次に図１の動作について説明する。図１に
おいて各レジスタの初期状態（Ｒ0,4-i ）はオール０と
する。このとき、Ｒ0,4-i ＝０であるのでＤ0,4-i ＝Ｃ
0,4-i-1 ＝０である。
おいて各レジスタの初期状態（Ｒ0,4-i ）はオール０と
する。このとき、Ｒ0,4-i ＝０であるのでＤ0,4-i ＝Ｃ
0,4-i-1 ＝０である。
【００２１】最初のクロック（ｊ＝１）でＡ3 が入力さ
れるとｍビット毎の出力のＡ3・Ｂ4-i(i=1・・・4)が各乗算
器から出力される。その値を各加算器に入力して各々の
レジスタ（Ｒ1,4-i:i=1・・・4 ）に格納する。このとき、
Ｒ1,4-i(i=1・・4) の下位ｍ−１ビットはＤ1,4-i とし、
ｍビット以上はＣ1,4-i としてレジスタに格納されてい
る。ただし、ｊ＝１においてＲ1,4-i(i=1・・・4)の演算結
果はＮの最大桁Ｘn を超えないので、Ｌ0＝０である。
れるとｍビット毎の出力のＡ3・Ｂ4-i(i=1・・・4)が各乗算
器から出力される。その値を各加算器に入力して各々の
レジスタ（Ｒ1,4-i:i=1・・・4 ）に格納する。このとき、
Ｒ1,4-i(i=1・・4) の下位ｍ−１ビットはＤ1,4-i とし、
ｍビット以上はＣ1,4-i としてレジスタに格納されてい
る。ただし、ｊ＝１においてＲ1,4-i(i=1・・・4)の演算結
果はＮの最大桁Ｘn を超えないので、Ｌ0＝０である。
【００２２】次のクロック（ｊ＝２）でＡ2 が入力され
るとＡ2・Ｂ4-i(i=1・・・4)が同様に上の乗算器から出力さ
れる。そのとき、各レジスタの下位ｍ−１ビットＤj-1,
4-i(i=2・・・4)は２倍（１ビットシフト）されて加算器に
フィードバック入力され、各レジスタの上位３ビットＣ
j-1,4-i-1 は桁上がりキャリーとして右隣の加算器に入
力される。その加算結果をＲ2,4-i(i=1・・・4)に格納す
る。このとき、右端のレジスタＲ2,3 はＮの最大桁数Ｘ
n を超える場合が起こりうるので、Ｌ1 ＝upm （Ｒ2,3
）として出力される。
るとＡ2・Ｂ4-i(i=1・・・4)が同様に上の乗算器から出力さ
れる。そのとき、各レジスタの下位ｍ−１ビットＤj-1,
4-i(i=2・・・4)は２倍（１ビットシフト）されて加算器に
フィードバック入力され、各レジスタの上位３ビットＣ
j-1,4-i-1 は桁上がりキャリーとして右隣の加算器に入
力される。その加算結果をＲ2,4-i(i=1・・・4)に格納す
る。このとき、右端のレジスタＲ2,3 はＮの最大桁数Ｘ
n を超える場合が起こりうるので、Ｌ1 ＝upm （Ｒ2,3
）として出力される。
【００２３】更に次のクロック（ｊ＝３）でＡ1 が入力
されるとＡ1・Ｂ4-i(i=1・・・4)が上の乗算器から出力さ
れ、レジスタからのＤj-1,4-i ，Ｃj-1,4-i-1 出力と同
様に加算器に入力される。このとき前クロックにおいて
Ｎの最大桁数Ｘn を超えたＬ1の値を受けて各ＲＯＭか
らＥ2,4-i の値が各加算器に出力される。従って、加算
器は４入力加算器として構成され、ｍ＋２ビットの出力
を返すので、レジスタはｍ＋２ビットのレジスタで構成
される。
されるとＡ1・Ｂ4-i(i=1・・・4)が上の乗算器から出力さ
れ、レジスタからのＤj-1,4-i ，Ｃj-1,4-i-1 出力と同
様に加算器に入力される。このとき前クロックにおいて
Ｎの最大桁数Ｘn を超えたＬ1の値を受けて各ＲＯＭか
らＥ2,4-i の値が各加算器に出力される。従って、加算
器は４入力加算器として構成され、ｍ＋２ビットの出力
を返すので、レジスタはｍ＋２ビットのレジスタで構成
される。
【００２４】更に、ｊ＝４のクロックでＡ0 が入力され
たときもｊ＝３のときと同様の動作を行い、その結果、
各レジスタに格納された値Ｒ4,0 〜Ｒ4,3 が全体とし
て、求めるべき剰余となっていることが判る。
たときもｊ＝３のときと同様の動作を行い、その結果、
各レジスタに格納された値Ｒ4,0 〜Ｒ4,3 が全体とし
て、求めるべき剰余となっていることが判る。
【００２５】以上によって入力値が分割されて入力され
るとき乗除算回路が効率的に実現できることが示せた。
これは、ｎa ≠ｎ，ｎb ≠ｎ・ ｍ，ｎn ≠ｎ・ ｍの場合
にも同様の回路構成で乗除算回路が実現できることは明
らかである。
るとき乗除算回路が効率的に実現できることが示せた。
これは、ｎa ≠ｎ，ｎb ≠ｎ・ ｍ，ｎn ≠ｎ・ ｍの場合
にも同様の回路構成で乗除算回路が実現できることは明
らかである。
【００２６】この回路はＣj,4-i によって桁上がりを一
旦ホールドするために桁上がりに関する遅延時間はな
く、１回の演算を短時間毎に繰り返すことができる。
旦ホールドするために桁上がりに関する遅延時間はな
く、１回の演算を短時間毎に繰り返すことができる。
【００２７】また、Ｎの最大桁であるＸn-1 を超えたＲ
j-1 の値Ｌj-1・Ｘn に対して、modＮを行うようにして
いるのでＲ＞Ｎの判定を行わなくてよい。また、−Ｑj-
1・Ｎを実行する代わりに、−Ｑj-1・Ｎ＝−Ｌj-1・Ｘn ＋
Ｅj-1であるＥj-1 を加えることによって剰余演算を全
て加算によって行っている。
j-1 の値Ｌj-1・Ｘn に対して、modＮを行うようにして
いるのでＲ＞Ｎの判定を行わなくてよい。また、−Ｑj-
1・Ｎを実行する代わりに、−Ｑj-1・Ｎ＝−Ｌj-1・Ｘn ＋
Ｅj-1であるＥj-1 を加えることによって剰余演算を全
て加算によって行っている。
【００２８】また、この回路はラッチされたＬj-1 の値
を加算器などの別回路を通さず、直接Ｅj-1 を出力する
ＲＯＭに入力するため、１クロックに必要な処理時間は
乗算器または除算のＲＯＭを通過する時間だけでよく処
理時間が短い。しかしＬj-1をラッチするためのレジス
タを下位の桁をラッチするレジスタと分けて特別に設け
ず、他のレジスタと同じキャリービット用のレジスタで
処理しているので回路規模が小さくなり、回路構成も簡
単になる。
を加算器などの別回路を通さず、直接Ｅj-1 を出力する
ＲＯＭに入力するため、１クロックに必要な処理時間は
乗算器または除算のＲＯＭを通過する時間だけでよく処
理時間が短い。しかしＬj-1をラッチするためのレジス
タを下位の桁をラッチするレジスタと分けて特別に設け
ず、他のレジスタと同じキャリービット用のレジスタで
処理しているので回路規模が小さくなり、回路構成も簡
単になる。
【００２９】次に、上述の演算装置を用いた暗号化通信
の方法を説明する。通信しようとする平文をＭ，暗号文
をＣ，公開暗号鍵をｅ，復号鍵をｄ，公開された法をＮ
とすると、ＲＳＡ暗号の暗号化と復号は次のようなべき
乗剰余演算で表される。
の方法を説明する。通信しようとする平文をＭ，暗号文
をＣ，公開暗号鍵をｅ，復号鍵をｄ，公開された法をＮ
とすると、ＲＳＡ暗号の暗号化と復号は次のようなべき
乗剰余演算で表される。
【００３０】暗号化：Ｃ＝Ｍe mod Ｎ 復号：Ｍ＝Ｃd mod Ｎ 従って、ＲＳＡ暗号の暗号化と復号化は同様なべき乗剰
余演算回路によって実現できる。そこで、以下では暗号
化についてのみ説明する。
余演算回路によって実現できる。そこで、以下では暗号
化についてのみ説明する。
【００３１】べき乗剰余演算：Ｃ＝Ｍe mod Ｎは、単純
に２数の剰余乗算を行っても実現できるが、Ｍ、ｅが大
きいと、その計算量は莫大なものとなる。そのため、本
発明では、以下のアルゴリズムに従って計算を実行す
る。ただし、ｅはｋビットからなる整数であり、ｅ＝e
k,ek-1,・・・,e2,e1 で表されるとする。
に２数の剰余乗算を行っても実現できるが、Ｍ、ｅが大
きいと、その計算量は莫大なものとなる。そのため、本
発明では、以下のアルゴリズムに従って計算を実行す
る。ただし、ｅはｋビットからなる整数であり、ｅ＝e
k,ek-1,・・・,e2,e1 で表されるとする。
【００３２】 INPUT Ｍ，ｅ，Ｎ （入力） Ｃ＝１ （初期設定） FOR i=k TO 1 IF ei＝１ THEN Ｃ＝Ｃ・ Ｍ mod Ｎ （演算１） IF i ＞１ THEN Ｃ＝Ｃ・ Ｃ mod Ｎ （演算２） NEXT 従って、この場合、べき乗剰余演算は、Ｃ＝Ｃ・ Ｂ mod
Ｎ（ＢはＭまたはＣ）の剰余乗算の繰り返しによって
実現される。この剰余乗算は図１のごとき回路によって
実現できる。このアルゴリズムを効率的に実行する回路
を図２に示す。１０１、１０２は各々Ｍ，ｅ，の値を格
納するシフトレジスタであり、１０３、１０４は各々
Ｎ，Ｃの値を格納するレジスタである。また、１０５，
１０６は入力を選択するセレクタスイッチ、１０７はレ
ジスタ１０４のＣの値をｍビット毎（ｍは任意の整数）
に上位桁から選択しシリアルに出力するマルチプレク
サ、１０８はＣ＝Ｃ・ Ｂ mod Ｎの演算を実行する剰余
乗算回路である。１０９はｅi＝１またはi ＞１を判定
して演算１，２の実行を制御したり、入力及び初期設定
時にセレクタやレジスタのクリア信号やプリセット信号
などを制御するコントローラであり、カウンタとＲＯＭ
といくつかの論理回路によって簡単に実現できる。
Ｎ（ＢはＭまたはＣ）の剰余乗算の繰り返しによって
実現される。この剰余乗算は図１のごとき回路によって
実現できる。このアルゴリズムを効率的に実行する回路
を図２に示す。１０１、１０２は各々Ｍ，ｅ，の値を格
納するシフトレジスタであり、１０３、１０４は各々
Ｎ，Ｃの値を格納するレジスタである。また、１０５，
１０６は入力を選択するセレクタスイッチ、１０７はレ
ジスタ１０４のＣの値をｍビット毎（ｍは任意の整数）
に上位桁から選択しシリアルに出力するマルチプレク
サ、１０８はＣ＝Ｃ・ Ｂ mod Ｎの演算を実行する剰余
乗算回路である。１０９はｅi＝１またはi ＞１を判定
して演算１，２の実行を制御したり、入力及び初期設定
時にセレクタやレジスタのクリア信号やプリセット信号
などを制御するコントローラであり、カウンタとＲＯＭ
といくつかの論理回路によって簡単に実現できる。
【００３３】次に、この回路の動作について説明する。
【００３４】入力は平文Ｍと公開された鍵ｅとＮであ
る。そこでレジスタ１０１〜１０３に、Ｍ，ｅ，Ｎをシ
リアルまたはパラレルに入力する。このとき、セレクタ
１０５はＭを選択することでＭをレジスタ１０１に入力
する。それと同時に、レジスタ１０４にはＣの値を入力
する代わりに、レジスタのクリア信号またはプリセット
信号によってＣ＝１となるように初期設定する。
る。そこでレジスタ１０１〜１０３に、Ｍ，ｅ，Ｎをシ
リアルまたはパラレルに入力する。このとき、セレクタ
１０５はＭを選択することでＭをレジスタ１０１に入力
する。それと同時に、レジスタ１０４にはＣの値を入力
する代わりに、レジスタのクリア信号またはプリセット
信号によってＣ＝１となるように初期設定する。
【００３５】入力及び初期設定が終了すると、演算１，
２に示した剰余乗算が開始される。ここで、演算１，２
の違いは剰余乗算Ｃ＝Ｃ・ Ｂ mod Ｎにおいて、ＢがＭ
かＣかの違いである。従って、演算１を実行するとき
は、セレクタ１０６はレジスタ１０１からのｍビット毎
のシリアル出力Ｍを選択し、演算２を実行するときはマ
ルチプレクサ１０７からのｍビット毎のシリアル出力で
あるＣを選択するように制御される。また、シフトレジ
スタ１０１からのｍビット毎のシリアル出力Ｍはセレク
タ１０５を介して、再びシフトレジスタ１０１に入力さ
れる。剰余乗算回路１０８の構成及び動作は前述の通り
である。剰余乗算回路１０８の出力するＣをレジスタ１
０４にパラレル入力し、次の剰余乗算に用いることによ
って演算１，２が効率的に繰り返される。
２に示した剰余乗算が開始される。ここで、演算１，２
の違いは剰余乗算Ｃ＝Ｃ・ Ｂ mod Ｎにおいて、ＢがＭ
かＣかの違いである。従って、演算１を実行するとき
は、セレクタ１０６はレジスタ１０１からのｍビット毎
のシリアル出力Ｍを選択し、演算２を実行するときはマ
ルチプレクサ１０７からのｍビット毎のシリアル出力で
あるＣを選択するように制御される。また、シフトレジ
スタ１０１からのｍビット毎のシリアル出力Ｍはセレク
タ１０５を介して、再びシフトレジスタ１０１に入力さ
れる。剰余乗算回路１０８の構成及び動作は前述の通り
である。剰余乗算回路１０８の出力するＣをレジスタ１
０４にパラレル入力し、次の剰余乗算に用いることによ
って演算１，２が効率的に繰り返される。
【００３６】また、この装置で、Ｍ、ｅの代わりに、
Ｃ、ｄを入力することにより、暗号文の復号を行うこと
ができる。
Ｃ、ｄを入力することにより、暗号文の復号を行うこと
ができる。
【００３７】
【発明の効果】以上説明したごとく、本発明の演算装置
によれば、繰り返し演算において剰余を求める際に、大
小判定を要さず、減算も必要としないので、小さな回路
規模で、高速な剰余乗算が実行できるという効果があ
る。
によれば、繰り返し演算において剰余を求める際に、大
小判定を要さず、減算も必要としないので、小さな回路
規模で、高速な剰余乗算が実行できるという効果があ
る。
【００３８】また、本発明演算装置は同一の演算素子の
繰り返しにより構成されるので、ＶＬＳＩ等による回路
化を実現しやすいという効果もある。
繰り返しにより構成されるので、ＶＬＳＩ等による回路
化を実現しやすいという効果もある。
【００３９】また、本発明によれば、暗号化通信のため
の暗号化／復号装置を小さな回路規模で実現できるとい
う効果がある。
の暗号化／復号装置を小さな回路規模で実現できるとい
う効果がある。
【図１】本発明演算装置の回路構成例を示す図である。
【図２】暗号化・復号装置の構成例を示す図である。
１１〜１４ 乗算器 １５〜１８ ＲＯＭ １９〜２２ 加算器 ２３〜２６ レジスタ １０１，１０２ シフトレジスタ １０３，１０４ レジスタ １０５〜１０６ セレクタ １０７ マルチプレクサ １０８ 剰余乗算回路 １０９ コントローラ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−12230（ＪＰ，Ａ) ＦＲＡＮＣＯ Ｐ．ＰＲＥＰＡＲＡＴ Ａ ａｎｄ ＪＥＡＮ Ｅ．ＶＵＩＬＬ ＥＭＩＮ，“Ｐｒａｃｔｉｃａｌ Ｃｅ ｌｌｕｌａｒ Ｄｉｖｉｄｅｒｓ”，Ｉ ＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ Ｏ Ｎ ＣＯＭＰＵＴＥＲＳ，米国，1990年 ５月，ＶＯＬ．39，ＮＯ．５，ｐ．605 −614 岩村恵市，松本勉，今井秀樹，“高速 ＲＳＡ暗号装置の構成法”，電子情報通 信学会技術研究報告，日本，社団法人電 子情報通信学会，1991年３月８日，ＩＳ ＥＣ90−48，Ｖｏｌ．90，Ｎｏ．460, ｐ．25−32 (58)調査した分野(Int.Cl.7，ＤＢ名) G09C 1/00 G06F 7/52 H04L 9/30
Claims (10)
- 【請求項１】 与えられた第１、第２の整数の積を第３
の整数で除した剰余を演算する演算装置であって、 値を保持する記憶手段と、 前記第１の整数を所定ビットずつ順次入力して前記第２
の整数に乗じる乗算手段と、前記記憶手段に保持された値において前記第３の整数の
最大桁を越える部分を当該第３の整数で除した剰余を求
める剰余演算手段と、 前記記憶手段からの入力と、前記乗算手段による乗算結
果と、前記剰余演算手段により求めた剰余とを加算し、
該加算の結果を前記記憶手段に保持させる加算手段とを
有することを特徴とする演算装置。 - 【請求項２】 前記記憶手段からの入力は、前記記憶手
段に保持された値において、前記第３の整数の最大桁を
越える部分をそのまま入力するとともに、当該第３の整
数の最大桁を越えない部分を２倍の値として入力するこ
とを特徴とする請求項１記載の演算装置。 - 【請求項３】 前記乗算手段が、前記所定ビットずつ順
次入力される前記第１の整数を第２の所定ビット単位に
分割された前記第２の整数のそれぞれに乗じる複数の乗
算器を有し、前記記憶手段が複数のレジスタを有し、前
記剰余演算手段が、前記記憶手段に保持された値におい
て前記第３の整数の最大桁を越える部分について当該第
３の整数で除した剰余を前記第２の所定ビット単位でそ
れぞれ求める複数の演算器を有し、前記加算手段が、そ
れぞれが該複数の演算器の１つからの入力と前記複数の
乗算器の１つからの入力と前記複数のレジスタの少なく
とも１つからの入力とを加算して加算結果を前記複数の
レジスタの１つに出力する複数の加算器を有することを
特徴とする請求項１記載の演算装置。 - 【請求項４】 前記加算器が、前記複数のレジスタの少
なくとも１つからの入力として、当該加算器による前回
の加算結果を保持したレジスタの値の下位部分と、他の
加算器による前回の加算結果を保持したレジスタの値の
上位部分とを入力することを特徴とする請求項３記載の
演算装置。 - 【請求項５】 請求項１ないし４に記載の演算装置を備
え、送信すべき情報Ｍに対して、与えられた暗号鍵ｅと
法Ｎとから、法Ｎを前記第３の整数とした当該演算装置
による繰り返し演算により暗号Ｃ＝Ｍｅ mod Ｎを求め
ることを特徴とする暗号化装置。 - 【請求項６】 前記演算装置が、前記繰り返し演算にお
ける前回の演算結果を前記第１の整数とし、当該演算結
果または平文Ｍを前記第２の整数として選択する選択手
段を有することを特徴とする請求項５に記載の暗号化装
置。 - 【請求項７】 前記演算装置が、暗号鍵ｅの各ビットの
値に基づいて前記選択手段の選択動作を制御する制御手
段を有することを特徴とする請求項６に記載の暗号化装
置。 - 【請求項８】 請求項１ないし４に記載の演算装置を備
え、受信した暗号Ｃに対して、与えられた復号鍵ｄと法
Ｎとから、Ｎを前記第３の整数とした当該演算装置によ
る繰り返し演算により情報Ｍ＝Ｃｄ mod Ｎを求めるこ
とを特徴とする復号装置。 - 【請求項９】 前記演算装置が、前記繰り返し演算にお
ける前回の演算結果を前記第１の整数とし、当該演算結
果または暗号Ｃを前記第２の整数として選択する選択手
段を有することを特徴とする請求項８に記載の復号装
置。 - 【請求項１０】 前記演算装置が、復号鍵ｄの各ビット
の値に基づいて前記選択手段の選択動作を制御する制御
手段を有することを特徴とする請求項９に記載の復号装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03866491A JP3323516B2 (ja) | 1991-03-05 | 1991-03-05 | 演算装置及びこれを備えた暗号化装置、復号装置 |
| EP92301856A EP0502712B1 (en) | 1991-03-05 | 1992-03-04 | Calculating apparatus and method of encrypting/decrypting communication data by using the same |
| AT92301856T ATE193606T1 (de) | 1991-03-05 | 1992-03-04 | Rechengerät und verfahren zum verschlüsseln/entschlüsseln von kommunikationsdaten unter verwendung desselben |
| US07/847,672 US5313530A (en) | 1991-03-05 | 1992-03-04 | Calculating apparatus and method of encrypting/decrypting communication data by using the same |
| DE69231110T DE69231110T2 (de) | 1991-03-05 | 1992-03-04 | Rechengerät und Verfahren zum Verschlüsseln/Entschlüsseln von Kommunikationsdaten unter Verwendung desselben |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03866491A JP3323516B2 (ja) | 1991-03-05 | 1991-03-05 | 演算装置及びこれを備えた暗号化装置、復号装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04276787A JPH04276787A (ja) | 1992-10-01 |
| JP3323516B2 true JP3323516B2 (ja) | 2002-09-09 |
Family
ID=12531539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03866491A Expired - Fee Related JP3323516B2 (ja) | 1991-03-05 | 1991-03-05 | 演算装置及びこれを備えた暗号化装置、復号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3323516B2 (ja) |
-
1991
- 1991-03-05 JP JP03866491A patent/JP3323516B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| ＦＲＡＮＣＯ Ｐ．ＰＲＥＰＡＲＡＴＡ ａｎｄ ＪＥＡＮ Ｅ．ＶＵＩＬＬＥＭＩＮ，"Ｐｒａｃｔｉｃａｌ Ｃｅｌｌｕｌａｒ Ｄｉｖｉｄｅｒｓ"，ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＣＯＭＰＵＴＥＲＳ，米国，１９９０年５月，ＶＯＬ．３９，ＮＯ．５，ｐ．６０５−６１４ |
| 岩村恵市，松本勉，今井秀樹，"高速ＲＳＡ暗号装置の構成法"，電子情報通信学会技術研究報告，日本，社団法人電子情報通信学会，１９９１年３月８日，ＩＳＥＣ９０−４８，Ｖｏｌ．９０，Ｎｏ．４６０，ｐ．２５−３２ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04276787A (ja) | 1992-10-01 |
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