JPH04276787A - 演算装置及びこれを備えた暗号化装置、復号装置 - Google Patents
演算装置及びこれを備えた暗号化装置、復号装置Info
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- JPH04276787A JPH04276787A JP3038664A JP3866491A JPH04276787A JP H04276787 A JPH04276787 A JP H04276787A JP 3038664 A JP3038664 A JP 3038664A JP 3866491 A JP3866491 A JP 3866491A JP H04276787 A JPH04276787 A JP H04276787A
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- 238000000034 method Methods 0.000 title claims description 15
- 238000004364 calculation method Methods 0.000 claims description 16
- 238000007792 addition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は２つの整数を乗算し、そ
の結果をさらに他の整数で除算した剰余を求める演算、
すなわち、整数Ａ、Ｂ、Ｎに関して、Ａ・ Ｂ ｍｏｄ
Ｎの乗除算を行う整数の演算装置に関する。特に、Ｒ
ＳＡ暗号（池野信一，小山謙二：“現代暗号学”，電子
情報通信学会，１９８６，６章）のような暗号化技術に
好適な大きな桁の整数の乗除算を行う演算装置に関する
ものである。
の結果をさらに他の整数で除算した剰余を求める演算、
すなわち、整数Ａ、Ｂ、Ｎに関して、Ａ・ Ｂ ｍｏｄ
Ｎの乗除算を行う整数の演算装置に関する。特に、Ｒ
ＳＡ暗号（池野信一，小山謙二：“現代暗号学”，電子
情報通信学会，１９８６，６章）のような暗号化技術に
好適な大きな桁の整数の乗除算を行う演算装置に関する
ものである。
【０００２】また、本発明は上記演算装置を用いた暗号
化によって行われる、コンピュータネットワークにおけ
るホームバンク，ファームバンク，及び電子メールや電
子郵便などの様々な通信サービスに用いられる暗号化通
信方法に関する。
化によって行われる、コンピュータネットワークにおけ
るホームバンク，ファームバンク，及び電子メールや電
子郵便などの様々な通信サービスに用いられる暗号化通
信方法に関する。
【０００３】
【従来の技術】従来、ｎａ ビットの整数Ａと、ｎｂ
ビットの整数Ｂと、ｎｎ ビットの整数ＮによるＲ＝Ａ
・ Ｂ ｍｏｄ Ｎの演算を行う大きな桁の整数の乗除
算回路の方式は、大きく２つに分けられる。１つは乗除
算をＣ＝Ａ・ Ｂという乗算とＤ＝Ｃ ｍｏｄ Ｎとい
う剰余計算の２つに分けて実行する方式と、もう１つは
Ａを１ビット毎に分割したＡｉ（ｉ＝０，１，・・・，
ｎａ−１） に対してＲ＝２・ Ｒ＋Ａｎａ−ｉ・ Ｂ
ｍｏｄ Ｎ（ｉ＝１，２，・・・，ｎａ）の部分積演
算と剰余演算をｎａ 回繰り返す方式である。
ビットの整数Ｂと、ｎｎ ビットの整数ＮによるＲ＝Ａ
・ Ｂ ｍｏｄ Ｎの演算を行う大きな桁の整数の乗除
算回路の方式は、大きく２つに分けられる。１つは乗除
算をＣ＝Ａ・ Ｂという乗算とＤ＝Ｃ ｍｏｄ Ｎとい
う剰余計算の２つに分けて実行する方式と、もう１つは
Ａを１ビット毎に分割したＡｉ（ｉ＝０，１，・・・，
ｎａ−１） に対してＲ＝２・ Ｒ＋Ａｎａ−ｉ・ Ｂ
ｍｏｄ Ｎ（ｉ＝１，２，・・・，ｎａ）の部分積演
算と剰余演算をｎａ 回繰り返す方式である。
【０００４】
【発明が解決しようとする課題】前者の方式は乗算回路
と剰余計算回路をパイプライン化した構成を取ることが
多く、構成及び制御が比較的簡単であるが、この方式は
乗算結果Ｃを一旦蓄えるメモリや乗算と剰余計算の回路
を独立に持つ必要があり、小さな回路規模で装置を実現
することは困難であった。また、後者の方式は部分積演
算とそれに対する剰余演算であるので、回路は比較的コ
ンパクトにまとめることができるが、ｎｂ，ｎｎ が大
きくなると、１回の部分積及び剰余の演算に対する桁上
がり遅延時間や桁上がりビット用レジスタの大きさの問
題と、ｍｏｄ Ｎを実行するためのＲ＞Ｎ判定をいかに
行うか等の問題があった。
と剰余計算回路をパイプライン化した構成を取ることが
多く、構成及び制御が比較的簡単であるが、この方式は
乗算結果Ｃを一旦蓄えるメモリや乗算と剰余計算の回路
を独立に持つ必要があり、小さな回路規模で装置を実現
することは困難であった。また、後者の方式は部分積演
算とそれに対する剰余演算であるので、回路は比較的コ
ンパクトにまとめることができるが、ｎｂ，ｎｎ が大
きくなると、１回の部分積及び剰余の演算に対する桁上
がり遅延時間や桁上がりビット用レジスタの大きさの問
題と、ｍｏｄ Ｎを実行するためのＲ＞Ｎ判定をいかに
行うか等の問題があった。
【０００５】そこで、本発明は、上述の欠点を除去し、
大きな桁の整数に関する乗除算を、小さな回路規模で効
率よく高速に実行する演算装置を提供することを目的と
する。
大きな桁の整数に関する乗除算を、小さな回路規模で効
率よく高速に実行する演算装置を提供することを目的と
する。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、与えられた第１、第２の整数の積を第
３の整数で除算した剰余を演算する演算装置に、値を保
持する記憶手段と、前記第１の整数の各ビットを順次入
力して前記第２の整数に乗じる乗算手段と、前記記憶手
段からの入力と、前記乗算手段からの入力とを加算し、
前記記憶手段の値において前記第３の整数の最大桁を越
える部分につき、前記第３の整数に対する剰余を求める
演算を施し、その結果を前記記憶手段に出力する演算手
段とを具える。
に、本発明では、与えられた第１、第２の整数の積を第
３の整数で除算した剰余を演算する演算装置に、値を保
持する記憶手段と、前記第１の整数の各ビットを順次入
力して前記第２の整数に乗じる乗算手段と、前記記憶手
段からの入力と、前記乗算手段からの入力とを加算し、
前記記憶手段の値において前記第３の整数の最大桁を越
える部分につき、前記第３の整数に対する剰余を求める
演算を施し、その結果を前記記憶手段に出力する演算手
段とを具える。
【０００７】
【実施例】簡単のため、整数Ａをｎａ ＝ｎビット、整
数Ｂをｎｂ ＝ｎ・ ｍビット、整数Ｎをｎｎ ＝ｎ・
ｍビットとして、Ａ・Ｂ ｍｏｄ Ｎ＝Ｒの演算を実
行することを考える。ここで、１ビットの乗算ａ・ ｂ
＝ｃを実行する乗算器は、よく知られているように、ア
ンド回路によって実現できる。
数Ｂをｎｂ ＝ｎ・ ｍビット、整数Ｎをｎｎ ＝ｎ・
ｍビットとして、Ａ・Ｂ ｍｏｄ Ｎ＝Ｒの演算を実
行することを考える。ここで、１ビットの乗算ａ・ ｂ
＝ｃを実行する乗算器は、よく知られているように、ア
ンド回路によって実現できる。
【０００８】Ａ，Ｂ，Ｎを各々１，ｍ，ｍビット毎に分
割すると、次のように表せる。
割すると、次のように表せる。
【０００９】
Ａ＝Ａｎ−１・２ｎ−１ ＋Ａｎ−２・２ｎ−２ ＋・
・・ ＋Ａ１・２＋Ａ０Ｂ＝Ｂｎ−１・Ｘｎ−１ ＋Ｂ
ｎ−２・Ｘｎ−２＋・・・ ＋Ｂ１・Ｘ＋Ｂ０Ｎ＝Ｎｎ
−１・Ｘｎ−１ ＋Ｎｎ−２・Ｘｎ−２＋・・・ ＋Ｎ
１・Ｘ＋Ｎ０ここで、Ｘ＝２ｍである。この場合Ａ，Ｂ
，Ｎは多項式とみなすことができ、Ｒ＝Ａ・ Ｂ ｍｏ
ｄ Ｎは次のように表すことができる。
・・ ＋Ａ１・２＋Ａ０Ｂ＝Ｂｎ−１・Ｘｎ−１ ＋Ｂ
ｎ−２・Ｘｎ−２＋・・・ ＋Ｂ１・Ｘ＋Ｂ０Ｎ＝Ｎｎ
−１・Ｘｎ−１ ＋Ｎｎ−２・Ｘｎ−２＋・・・ ＋Ｎ
１・Ｘ＋Ｎ０ここで、Ｘ＝２ｍである。この場合Ａ，Ｂ
，Ｎは多項式とみなすことができ、Ｒ＝Ａ・ Ｂ ｍｏ
ｄ Ｎは次のように表すことができる。
【００１０】Ｒ＝Ａ・ Ｂ−Ｑ・ Ｎ （Ｑ＝［Ａ・
Ｂ／Ｎ］） ただし、［Ｚ］はＺを超えない整数を表す。
Ｂ／Ｎ］） ただし、［Ｚ］はＺを超えない整数を表す。
【００１１】従って、次のような手順によってＲを求め
ることができる。
ることができる。
【００１２】アルゴリズム（１）
Ｒ０ ＝０
ＦＯＲ ｊ＝１ ＴＯ ｎ
Ｒｊ ＝Ｒｊ−１・２＋Ａｎ−ｊ・Ｂ−Ｑｊ−１・
Ｎ ＝Ｒｊ−１・２＋Ａｎ−ｊ
・Ｂ＋Ｅｊ−１ −Ｌｊ−１・Ｘｎ ＮＥＸＴ ＩＦ Ｒｎ ＞Ｎ ＴＨＥＮ Ｒｎ ＝Ｒｎ −
Ｑｎ・Ｎ ただし、Ｌｊ−１ ＝［Ｒｊ−１／Ｘ
ｎ ］ Ｑｊ−１ ＝［Ｌｊ−
１・Ｘｎ／Ｎ］，Ｑｎ ＝［Ｒｎ ／Ｎ］
Ｌｊ−１・Ｘｎ ＝Ｑｊ−１・Ｎ＋Ｅｊ−
１ （Ｅｊ−１ ＜Ｎ）アルゴリズム（１）はＲ＞Ｎで
あるかの判定を行わずに済ますために、Ｎの最大桁であ
るＸｎ−１を超えたＲｊ−１ の値Ｌｊ−１・Ｘｎ ＝
［Ｒｊ−１ ／Ｘｎ ］・Ｘｎ に対して、ｍｏｄ Ｎ
を行う（Ｑｊ−１・Ｎ＝［Ｌｊ−１・Ｘｎ／Ｎ］・Ｎを
減じる）ようにしている。即ち、ビット的にＸｎ−１を
超えたＲの係数に対してｍｏｄ Ｎを行っているのでＲ
＞Ｎの判定を必要としない。
Ｒｊ ＝Ｒｊ−１・２＋Ａｎ−ｊ・Ｂ−Ｑｊ−１・
Ｎ ＝Ｒｊ−１・２＋Ａｎ−ｊ
・Ｂ＋Ｅｊ−１ −Ｌｊ−１・Ｘｎ ＮＥＸＴ ＩＦ Ｒｎ ＞Ｎ ＴＨＥＮ Ｒｎ ＝Ｒｎ −
Ｑｎ・Ｎ ただし、Ｌｊ−１ ＝［Ｒｊ−１／Ｘ
ｎ ］ Ｑｊ−１ ＝［Ｌｊ−
１・Ｘｎ／Ｎ］，Ｑｎ ＝［Ｒｎ ／Ｎ］
Ｌｊ−１・Ｘｎ ＝Ｑｊ−１・Ｎ＋Ｅｊ−
１ （Ｅｊ−１ ＜Ｎ）アルゴリズム（１）はＲ＞Ｎで
あるかの判定を行わずに済ますために、Ｎの最大桁であ
るＸｎ−１を超えたＲｊ−１ の値Ｌｊ−１・Ｘｎ ＝
［Ｒｊ−１ ／Ｘｎ ］・Ｘｎ に対して、ｍｏｄ Ｎ
を行う（Ｑｊ−１・Ｎ＝［Ｌｊ−１・Ｘｎ／Ｎ］・Ｎを
減じる）ようにしている。即ち、ビット的にＸｎ−１を
超えたＲの係数に対してｍｏｄ Ｎを行っているのでＲ
＞Ｎの判定を必要としない。
【００１３】また、Ｌｊ−１・Ｘｎ ｍｏｄ Ｎである
−Ｑｊ−１・Ｎを実行する代わりにＬｊ−１・Ｘｎ を
引いてその剰余であるＥｊ−１ を加えている。即ち、
Ｒｊ−１ の上位部分Ｌｊ−１・Ｘｎ をＥｊ−１ に
変換して加算している。これによって、ｍｏｄ Ｎによ
る減算をすべて加算で行うことができる。ただしこの場
合、最後に１度だけＲｎ ＞Ｎを判定して、Ｒｎ ＝Ｒ
ｎ −Ｑｎ・Ｎの演算を行う必要があるが、これは上に
示した繰り返し演算が終わった後であり、従来のように
繰り返し演算の途中でＲ＞Ｎの判定を行う必要がないの
で、別の回路等で行うことができ全体の処理速度には影
響しない。
−Ｑｊ−１・Ｎを実行する代わりにＬｊ−１・Ｘｎ を
引いてその剰余であるＥｊ−１ を加えている。即ち、
Ｒｊ−１ の上位部分Ｌｊ−１・Ｘｎ をＥｊ−１ に
変換して加算している。これによって、ｍｏｄ Ｎによ
る減算をすべて加算で行うことができる。ただしこの場
合、最後に１度だけＲｎ ＞Ｎを判定して、Ｒｎ ＝Ｒ
ｎ −Ｑｎ・Ｎの演算を行う必要があるが、これは上に
示した繰り返し演算が終わった後であり、従来のように
繰り返し演算の途中でＲ＞Ｎの判定を行う必要がないの
で、別の回路等で行うことができ全体の処理速度には影
響しない。
【００１４】次に、Ｒｊ の演算に伴う遅延時間が大き
いという問題があった。その遅延時間をなくすために、
アルゴリズム（１）においてＲｊ をＲｊ，ｎ−ｉ 、
ＢをＢｎ−ｉ に分解して次のアルゴリズム（２）のよ
うに表現する。 また、レジスタＲｊ，ｎ−ｉ の桁上がり部Ｃｊ，ｎ−
ｉはｍビット毎の桁上がりとするので、レジスタ容量が
小さくて済む。
いという問題があった。その遅延時間をなくすために、
アルゴリズム（１）においてＲｊ をＲｊ，ｎ−ｉ 、
ＢをＢｎ−ｉ に分解して次のアルゴリズム（２）のよ
うに表現する。 また、レジスタＲｊ，ｎ−ｉ の桁上がり部Ｃｊ，ｎ−
ｉはｍビット毎の桁上がりとするので、レジスタ容量が
小さくて済む。
【００１５】アルゴリズム（２）
ＦＯＲ ｊ＝１ ＴＯ ｎ
ＦＯＲ ｉ＝０ ＴＯ ｎ
Ｒｊ，ｎ−ｉ ＝Ｄｊ−１，ｎ−ｉ・２＋Ｃｊ−１
，ｎ−ｉ−１ ＋Ａｎ−ｊ・Ｂｎ−ｉ ＋Ｅｊ−１，ｎ
−ｉ Ｄｊ，ｎ−ｉ ＝ｄｗｍ−１
（Ｒｊ，ｎ−ｉ ） Ｃｊ，ｎ−ｉ ＝
ｕｐｍ−１ （Ｒｊ，ｎ−ｉ ） ＮＥＸＴ ＮＥＸＴ ただし、Ｒｊ−１，ｎ・Ｘｎ ＝Ｑｊ−１・Ｎ＋Ｅｊ−
１
（３） Ｑｊ−１ ＝［Ｒｊ−１
，ｎ・Ｘｎ ／Ｎ］
（４） Ｅｊ−
１ ＝Ｅｊ−１，ｎ−１・Ｘｎ−１ ＋・・・ ＋Ｅｊ
−１，１・Ｘ＋Ｅｊ−１，０ （５）
Ｄ０，ｎ−ｉ ＝Ｃ０，ｎ−ｉ−１ ＝Ｅ０，
ｎ−ｉ ＝Ｂｎ ＝Ｂ−１＝０ ｄｗｍ
−１ （Ｚ）：Ｚの２ｍ−１ 桁以下の値
ｕｐｍ−１ （Ｚ）：Ｚの２ｍ 以上の値を２ｍ
で割った値を意味する。
Ｒｊ，ｎ−ｉ ＝Ｄｊ−１，ｎ−ｉ・２＋Ｃｊ−１
，ｎ−ｉ−１ ＋Ａｎ−ｊ・Ｂｎ−ｉ ＋Ｅｊ−１，ｎ
−ｉ Ｄｊ，ｎ−ｉ ＝ｄｗｍ−１
（Ｒｊ，ｎ−ｉ ） Ｃｊ，ｎ−ｉ ＝
ｕｐｍ−１ （Ｒｊ，ｎ−ｉ ） ＮＥＸＴ ＮＥＸＴ ただし、Ｒｊ−１，ｎ・Ｘｎ ＝Ｑｊ−１・Ｎ＋Ｅｊ−
１
（３） Ｑｊ−１ ＝［Ｒｊ−１
，ｎ・Ｘｎ ／Ｎ］
（４） Ｅｊ−
１ ＝Ｅｊ−１，ｎ−１・Ｘｎ−１ ＋・・・ ＋Ｅｊ
−１，１・Ｘ＋Ｅｊ−１，０ （５）
Ｄ０，ｎ−ｉ ＝Ｃ０，ｎ−ｉ−１ ＝Ｅ０，
ｎ−ｉ ＝Ｂｎ ＝Ｂ−１＝０ ｄｗｍ
−１ （Ｚ）：Ｚの２ｍ−１ 桁以下の値
ｕｐｍ−１ （Ｚ）：Ｚの２ｍ 以上の値を２ｍ
で割った値を意味する。
【００１６】基本的にアルゴリズム（１）とアルゴリズ
ム（２）は同じであるが、アルゴリズム（２）の方がよ
り実際の回路の動作に適した形で表している。ここでｎ
＝４の場合を考えると、アルゴリズム（２）にしたがっ
て、図１のような回路で乗除算器を構成することができ
る。
ム（２）は同じであるが、アルゴリズム（２）の方がよ
り実際の回路の動作に適した形で表している。ここでｎ
＝４の場合を考えると、アルゴリズム（２）にしたがっ
て、図１のような回路で乗除算器を構成することができ
る。
【００１７】図１において、１１〜１４は、１ビットの
入力Ａ０ 〜Ａ３と、それぞれにおけるｍビットの定数
Ｂ０ 〜Ｂ３ との積Ａ４−ｊ・Ｂ４−ｉ を演算する
ｍ個のアンドからなる乗算回路。１５〜１８は、Ｒｊ−
１，４ の値から所定のＮ及びｍに対して（３）〜（５
）式によってＥｊ−１，０ 〜Ｅｊ−１，３ の値を各
々出力するＲＯＭ、１９〜２２はそれぞれ、乗算回路の
出力と、右隣のレジスタの下位桁と、左隣のレジスタの
桁上りと、ＲＯＭの出力とを加算する４入力加算器（た
だし、１９は下からの桁上りはないので３入力）。２３
〜２６は加算器の出力Ｒｊ，４−ｉ を格納するｍ＋２
ビットのレジスタである。
入力Ａ０ 〜Ａ３と、それぞれにおけるｍビットの定数
Ｂ０ 〜Ｂ３ との積Ａ４−ｊ・Ｂ４−ｉ を演算する
ｍ個のアンドからなる乗算回路。１５〜１８は、Ｒｊ−
１，４ の値から所定のＮ及びｍに対して（３）〜（５
）式によってＥｊ−１，０ 〜Ｅｊ−１，３ の値を各
々出力するＲＯＭ、１９〜２２はそれぞれ、乗算回路の
出力と、右隣のレジスタの下位桁と、左隣のレジスタの
桁上りと、ＲＯＭの出力とを加算する４入力加算器（た
だし、１９は下からの桁上りはないので３入力）。２３
〜２６は加算器の出力Ｒｊ，４−ｉ を格納するｍ＋２
ビットのレジスタである。
【００１８】このレジスタの下位ｍ−１ビットはＲｊ，
４−ｉ の下位ｍ−１桁（ｄｗｍ （Ｒｊ，４−ｉ）＝
Ｄｊ，４−ｉ ）を意味し、上位３ビットはＲｊ，４−
ｉ のｍ桁以上の値（ｕｐｍ （Ｒｊ，４−ｉ ）＝Ｃ
ｊ，４−ｉ ）を意味する。これによって、各加算器毎
の桁上がりはＣｊ，ｎ−ｉ によって各クロック毎に吸
収され、次のクロックで桁上がりとして加算される。従
って、アルゴリズム（１）のようなＲｊの演算に伴う遅
延時間をなくすことができる。
４−ｉ の下位ｍ−１桁（ｄｗｍ （Ｒｊ，４−ｉ）＝
Ｄｊ，４−ｉ ）を意味し、上位３ビットはＲｊ，４−
ｉ のｍ桁以上の値（ｕｐｍ （Ｒｊ，４−ｉ ）＝Ｃ
ｊ，４−ｉ ）を意味する。これによって、各加算器毎
の桁上がりはＣｊ，ｎ−ｉ によって各クロック毎に吸
収され、次のクロックで桁上がりとして加算される。従
って、アルゴリズム（１）のようなＲｊの演算に伴う遅
延時間をなくすことができる。
【００１９】以上のようにＤｊ，４−ｉ ，Ｒｊ，４−
ｉ ，Ｃｊ，４−ｉ はレジスタの状態を表すが、ここ
で添え字のｊはクロックを意味し、４−ｉは図１におい
て右から左にｉ＝１からｉ＝４となる回路の位置を示す
。従って、初期状態（ｊ＝０）においてＲ０，０ は図
１の左端のレジスタを意味し、Ｒ０，３ は右端のレジ
スタを意味する。尚、ず１で、Ｌｊ−１ は右端のレジ
スタから出力されるＮの最大桁Ｘｎ を超えた値を意味
する。
ｉ ，Ｃｊ，４−ｉ はレジスタの状態を表すが、ここ
で添え字のｊはクロックを意味し、４−ｉは図１におい
て右から左にｉ＝１からｉ＝４となる回路の位置を示す
。従って、初期状態（ｊ＝０）においてＲ０，０ は図
１の左端のレジスタを意味し、Ｒ０，３ は右端のレジ
スタを意味する。尚、ず１で、Ｌｊ−１ は右端のレジ
スタから出力されるＮの最大桁Ｘｎ を超えた値を意味
する。
【００２０】次に図１の動作について説明する。図１に
おいて各レジスタの初期状態（Ｒ０，４−ｉ ）はオー
ル０とする。このとき、Ｒ０，４−ｉ ＝０であるので
Ｄ０，４−ｉ ＝Ｃ０，４−ｉ−１ ＝０である。
おいて各レジスタの初期状態（Ｒ０，４−ｉ ）はオー
ル０とする。このとき、Ｒ０，４−ｉ ＝０であるので
Ｄ０，４−ｉ ＝Ｃ０，４−ｉ−１ ＝０である。
【００２１】最初のクロック（ｊ＝１）でＡ３ が入力
されるとｍビット毎の出力のＡ３・Ｂ４−ｉ（ｉ＝１・
・・４）が各乗算器から出力される。その値を各加算器
に入力して各々のレジスタ（Ｒ１，４−ｉ：ｉ＝１・・
・４ ）に格納する。このとき、Ｒ１，４−ｉ（ｉ＝１
・・４） の下位ｍ−１ビットはＤ１，４−ｉ とし、
ｍビット以上はＣ１，４−ｉ としてレジスタに格納さ
れている。ただし、ｊ＝１においてＲ１，４−ｉ（ｉ＝
１・・・４）の演算結果はＮの最大桁Ｘｎ を超えない
ので、Ｌ０＝０である。
されるとｍビット毎の出力のＡ３・Ｂ４−ｉ（ｉ＝１・
・・４）が各乗算器から出力される。その値を各加算器
に入力して各々のレジスタ（Ｒ１，４−ｉ：ｉ＝１・・
・４ ）に格納する。このとき、Ｒ１，４−ｉ（ｉ＝１
・・４） の下位ｍ−１ビットはＤ１，４−ｉ とし、
ｍビット以上はＣ１，４−ｉ としてレジスタに格納さ
れている。ただし、ｊ＝１においてＲ１，４−ｉ（ｉ＝
１・・・４）の演算結果はＮの最大桁Ｘｎ を超えない
ので、Ｌ０＝０である。
【００２２】次のクロック（ｊ＝２）でＡ２ が入力さ
れるとＡ２・Ｂ４−ｉ（ｉ＝１・・・４）が同様に上の
乗算器から出力される。そのとき、各レジスタの下位ｍ
−１ビットＤｊ−１，４−ｉ（ｉ＝２・・・４）は２倍
（１ビットシフト）されて加算器にフィードバック入力
され、各レジスタの上位３ビットＣｊ−１，４−ｉ−１
は桁上がりキャリーとして右隣の加算器に入力される
。その加算結果をＲ２，４−ｉ（ｉ＝１・・・４）に格
納する。このとき、右端のレジスタＲ２，３ はＮの最
大桁数Ｘｎ を超える場合が起こりうるので、Ｌ１ ＝
ｕｐｍ （Ｒ２，３ ）として出力される。
れるとＡ２・Ｂ４−ｉ（ｉ＝１・・・４）が同様に上の
乗算器から出力される。そのとき、各レジスタの下位ｍ
−１ビットＤｊ−１，４−ｉ（ｉ＝２・・・４）は２倍
（１ビットシフト）されて加算器にフィードバック入力
され、各レジスタの上位３ビットＣｊ−１，４−ｉ−１
は桁上がりキャリーとして右隣の加算器に入力される
。その加算結果をＲ２，４−ｉ（ｉ＝１・・・４）に格
納する。このとき、右端のレジスタＲ２，３ はＮの最
大桁数Ｘｎ を超える場合が起こりうるので、Ｌ１ ＝
ｕｐｍ （Ｒ２，３ ）として出力される。
【００２３】更に次のクロック（ｊ＝３）でＡ１ が入
力されるとＡ１・Ｂ４−ｉ（ｉ＝１・・・４）が上の乗
算器から出力され、レジスタからのＤｊ−１，４−ｉ
，Ｃｊ−１，４−ｉ−１ 出力と同様に加算器に入力さ
れる。このとき前クロックにおいてＮの最大桁数Ｘｎ
を超えたＬ１の値を受けて各ＲＯＭからＥ２，４−ｉ
の値が各加算器に出力される。従って、加算器は４入力
加算器として構成され、ｍ＋２ビットの出力を返すので
、レジスタはｍ＋２ビットのレジスタで構成される。
力されるとＡ１・Ｂ４−ｉ（ｉ＝１・・・４）が上の乗
算器から出力され、レジスタからのＤｊ−１，４−ｉ
，Ｃｊ−１，４−ｉ−１ 出力と同様に加算器に入力さ
れる。このとき前クロックにおいてＮの最大桁数Ｘｎ
を超えたＬ１の値を受けて各ＲＯＭからＥ２，４−ｉ
の値が各加算器に出力される。従って、加算器は４入力
加算器として構成され、ｍ＋２ビットの出力を返すので
、レジスタはｍ＋２ビットのレジスタで構成される。
【００２４】更に、ｊ＝４のクロックでＡ０ が入力さ
れたときもｊ＝３のときと同様の動作を行い、その結果
、各レジスタに格納された値Ｒ４，０ 〜Ｒ４，３ が
全体として、求めるべき剰余となっていることが判る。
れたときもｊ＝３のときと同様の動作を行い、その結果
、各レジスタに格納された値Ｒ４，０ 〜Ｒ４，３ が
全体として、求めるべき剰余となっていることが判る。
【００２５】以上によって入力値が分割されて入力され
るとき乗除算回路が効率的に実現できることが示せた。 これは、ｎａ ≠ｎ，ｎｂ ≠ｎ・ ｍ，ｎｎ ≠ｎ・
ｍの場合にも同様の回路構成で乗除算回路が実現でき
ることは明らかである。
るとき乗除算回路が効率的に実現できることが示せた。 これは、ｎａ ≠ｎ，ｎｂ ≠ｎ・ ｍ，ｎｎ ≠ｎ・
ｍの場合にも同様の回路構成で乗除算回路が実現でき
ることは明らかである。
【００２６】この回路はＣｊ，４−ｉ によって桁上が
りを一旦ホールドするために桁上がりに関する遅延時間
はなく、１回の演算を短時間毎に繰り返すことができる
。
りを一旦ホールドするために桁上がりに関する遅延時間
はなく、１回の演算を短時間毎に繰り返すことができる
。
【００２７】また、Ｎの最大桁であるＸｎ−１ を超え
たＲｊ−１ の値Ｌｊ−１・Ｘｎ に対して、ｍｏｄＮ
を行うようにしているのでＲ＞Ｎの判定を行わなくてよ
い。また、−Ｑｊ−１・Ｎを実行する代わりに、−Ｑｊ
−１・Ｎ＝−Ｌｊ−１・Ｘｎ ＋Ｅｊ−１であるＥｊ−
１ を加えることによって剰余演算を全て加算によって
行っている。
たＲｊ−１ の値Ｌｊ−１・Ｘｎ に対して、ｍｏｄＮ
を行うようにしているのでＲ＞Ｎの判定を行わなくてよ
い。また、−Ｑｊ−１・Ｎを実行する代わりに、−Ｑｊ
−１・Ｎ＝−Ｌｊ−１・Ｘｎ ＋Ｅｊ−１であるＥｊ−
１ を加えることによって剰余演算を全て加算によって
行っている。
【００２８】また、この回路はラッチされたＬｊ−１
の値を加算器などの別回路を通さず、直接Ｅｊ−１ を
出力するＲＯＭに入力するため、１クロックに必要な処
理時間は乗算器または除算のＲＯＭを通過する時間だけ
でよく処理時間が短い。しかしＬｊ−１をラッチするた
めのレジスタを下位の桁をラッチするレジスタと分けて
特別に設けず、他のレジスタと同じキャリービット用の
レジスタで処理しているので回路規模が小さくなり、回
路構成も簡単になる。
の値を加算器などの別回路を通さず、直接Ｅｊ−１ を
出力するＲＯＭに入力するため、１クロックに必要な処
理時間は乗算器または除算のＲＯＭを通過する時間だけ
でよく処理時間が短い。しかしＬｊ−１をラッチするた
めのレジスタを下位の桁をラッチするレジスタと分けて
特別に設けず、他のレジスタと同じキャリービット用の
レジスタで処理しているので回路規模が小さくなり、回
路構成も簡単になる。
【００２９】次に、上述の演算装置を用いた暗号化通信
の方法を説明する。通信しようとする平文をＭ，暗号文
をＣ，公開暗号鍵をｅ，復号鍵をｄ，公開された法をＮ
とすると、ＲＳＡ暗号の暗号化と復号は次のようなべき
乗剰余演算で表される。
の方法を説明する。通信しようとする平文をＭ，暗号文
をＣ，公開暗号鍵をｅ，復号鍵をｄ，公開された法をＮ
とすると、ＲＳＡ暗号の暗号化と復号は次のようなべき
乗剰余演算で表される。
【００３０】暗号化：Ｃ＝Ｍｅ ｍｏｄ Ｎ復号：Ｍ＝
Ｃｄ ｍｏｄ Ｎ 従って、ＲＳＡ暗号の暗号化と復号化は同様なべき乗剰
余演算回路によって実現できる。そこで、以下では暗号
化についてのみ説明する。
Ｃｄ ｍｏｄ Ｎ 従って、ＲＳＡ暗号の暗号化と復号化は同様なべき乗剰
余演算回路によって実現できる。そこで、以下では暗号
化についてのみ説明する。
【００３１】べき乗剰余演算：Ｃ＝Ｍｅ ｍｏｄ Ｎは
、単純に２数の剰余乗算を行っても実現できるが、Ｍ、
ｅが大きいと、その計算量は莫大なものとなる。そのた
め、本発明では、以下のアルゴリズムに従って計算を実
行する。ただし、ｅはｋビットからなる整数であり、ｅ
＝ｅｋ，ｅｋ−１，・・・，ｅ２，ｅ１ で表されると
する。
、単純に２数の剰余乗算を行っても実現できるが、Ｍ、
ｅが大きいと、その計算量は莫大なものとなる。そのた
め、本発明では、以下のアルゴリズムに従って計算を実
行する。ただし、ｅはｋビットからなる整数であり、ｅ
＝ｅｋ，ｅｋ−１，・・・，ｅ２，ｅ１ で表されると
する。
【００３２】
ＩＮＰＵＴ Ｍ，ｅ，Ｎ
（入力） Ｃ＝１
（初期設定）ＦＯＲ ｉ＝ｋ ＴＯ １ ＩＦ ｅｉ＝１ ＴＨＥＮ Ｃ＝Ｃ・ Ｍ ｍｏ
ｄ Ｎ （演算１）ＩＦ ｉ ＞１ ＴＨＥＮ
Ｃ＝Ｃ・ Ｃ ｍｏｄ Ｎ （演算２）ＮＥＸＴ 従って、この場合、べき乗剰余演算は、Ｃ＝Ｃ・ Ｂ
ｍｏｄ Ｎ（ＢはＭまたはＣ）の剰余乗算の繰り返しに
よって実現される。この剰余乗算は図１のごとき回路に
よって実現できる。このアルゴリズムを効率的に実行す
る回路を図２に示す。１０１、１０２は各々Ｍ，ｅ，の
値を格納するシフトレジスタであり、１０３、１０４は
各々Ｎ，Ｃの値を格納するレジスタである。また、１０
５，１０６は入力を選択するセレクタスイッチ、１０７
はレジスタ１０４のＣの値をｍビット毎（ｍは任意の整
数）に上位桁から選択しシリアルに出力するマルチプレ
クサ、１０８はＣ＝Ｃ・ Ｂ ｍｏｄ Ｎの演算を実行
する剰余乗算回路である。１０９はｅｉ＝１またはｉ
＞１を判定して演算１，２の実行を制御したり、入力及
び初期設定時にセレクタやレジスタのクリア信号やプリ
セット信号などを制御するコントローラであり、カウン
タとＲＯＭといくつかの論理回路によって簡単に実現で
きる。
（入力） Ｃ＝１
（初期設定）ＦＯＲ ｉ＝ｋ ＴＯ １ ＩＦ ｅｉ＝１ ＴＨＥＮ Ｃ＝Ｃ・ Ｍ ｍｏ
ｄ Ｎ （演算１）ＩＦ ｉ ＞１ ＴＨＥＮ
Ｃ＝Ｃ・ Ｃ ｍｏｄ Ｎ （演算２）ＮＥＸＴ 従って、この場合、べき乗剰余演算は、Ｃ＝Ｃ・ Ｂ
ｍｏｄ Ｎ（ＢはＭまたはＣ）の剰余乗算の繰り返しに
よって実現される。この剰余乗算は図１のごとき回路に
よって実現できる。このアルゴリズムを効率的に実行す
る回路を図２に示す。１０１、１０２は各々Ｍ，ｅ，の
値を格納するシフトレジスタであり、１０３、１０４は
各々Ｎ，Ｃの値を格納するレジスタである。また、１０
５，１０６は入力を選択するセレクタスイッチ、１０７
はレジスタ１０４のＣの値をｍビット毎（ｍは任意の整
数）に上位桁から選択しシリアルに出力するマルチプレ
クサ、１０８はＣ＝Ｃ・ Ｂ ｍｏｄ Ｎの演算を実行
する剰余乗算回路である。１０９はｅｉ＝１またはｉ
＞１を判定して演算１，２の実行を制御したり、入力及
び初期設定時にセレクタやレジスタのクリア信号やプリ
セット信号などを制御するコントローラであり、カウン
タとＲＯＭといくつかの論理回路によって簡単に実現で
きる。
【００３３】次に、この回路の動作について説明する。
【００３４】入力は平文Ｍと公開された鍵ｅとＮである
。そこでレジスタ１０１〜１０３に、Ｍ，ｅ，Ｎをシリ
アルまたはパラレルに入力する。このとき、セレクタ１
０５はＭを選択することでＭをレジスタ１０１に入力す
る。それと同時に、レジスタ１０４にはＣの値を入力す
る代わりに、レジスタのクリア信号またはプリセット信
号によってＣ＝１となるように初期設定する。
。そこでレジスタ１０１〜１０３に、Ｍ，ｅ，Ｎをシリ
アルまたはパラレルに入力する。このとき、セレクタ１
０５はＭを選択することでＭをレジスタ１０１に入力す
る。それと同時に、レジスタ１０４にはＣの値を入力す
る代わりに、レジスタのクリア信号またはプリセット信
号によってＣ＝１となるように初期設定する。
【００３５】入力及び初期設定が終了すると、演算１，
２に示した剰余乗算が開始される。ここで、演算１，２
の違いは剰余乗算Ｃ＝Ｃ・ Ｂ ｍｏｄ Ｎにおいて、
ＢがＭかＣかの違いである。従って、演算１を実行する
ときは、セレクタ１０６はレジスタ１０１からのｍビッ
ト毎のシリアル出力Ｍを選択し、演算２を実行するとき
はマルチプレクサ１０７からのｍビット毎のシリアル出
力であるＣを選択するように制御される。また、シフト
レジスタ１０１からのｍビット毎のシリアル出力Ｍはセ
レクタ１０５を介して、再びシフトレジスタ１０１に入
力される。剰余乗算回路１０８の構成及び動作は前述の
通りである。剰余乗算回路１０８の出力するＣをレジス
タ１０４にパラレル入力し、次の剰余乗算に用いること
によって演算１，２が効率的に繰り返される。
２に示した剰余乗算が開始される。ここで、演算１，２
の違いは剰余乗算Ｃ＝Ｃ・ Ｂ ｍｏｄ Ｎにおいて、
ＢがＭかＣかの違いである。従って、演算１を実行する
ときは、セレクタ１０６はレジスタ１０１からのｍビッ
ト毎のシリアル出力Ｍを選択し、演算２を実行するとき
はマルチプレクサ１０７からのｍビット毎のシリアル出
力であるＣを選択するように制御される。また、シフト
レジスタ１０１からのｍビット毎のシリアル出力Ｍはセ
レクタ１０５を介して、再びシフトレジスタ１０１に入
力される。剰余乗算回路１０８の構成及び動作は前述の
通りである。剰余乗算回路１０８の出力するＣをレジス
タ１０４にパラレル入力し、次の剰余乗算に用いること
によって演算１，２が効率的に繰り返される。
【００３６】また、この装置で、Ｍ、ｅの代わりに、Ｃ
、ｄを入力することにより、暗号文の複号を行うことが
できる。
、ｄを入力することにより、暗号文の複号を行うことが
できる。
【００３７】
【発明の効果】以上説明したごとく、本発明の演算装置
によれば、小さな回路規模で、高速な剰余乗算が実行で
きるという効果がある。
によれば、小さな回路規模で、高速な剰余乗算が実行で
きるという効果がある。
【００３８】また、本発明演算装置は同一の演算素子の
繰り返しにより構成されるので、ＶＬＳＩ等による回路
化を実現しやすいという効果もある。
繰り返しにより構成されるので、ＶＬＳＩ等による回路
化を実現しやすいという効果もある。
【００３９】また、本発明によれば、暗号化通信のため
の暗号化／複号装置を小さな回路規模で実現できるとい
う効果がある。
の暗号化／複号装置を小さな回路規模で実現できるとい
う効果がある。
【図１】本発明演算装置の回路構成例を示す図である。
【図２】暗号化・複号装置の構成例を示す図である。
１１〜１４ 乗算器
１５〜１８ ＲＯＭ
１９〜２２ 加算器
２３〜２６ レジスタ
１０１，１０２ シフトレジスタ
１０３，１０４ レジスタ
１０５〜１０６ セレクタ
１０７ マルチプレクサ
１０８ 剰余乗算回路
Claims (5)
- 【請求項１】 与えられた第１、第２の整数の積を第
３の整数で除算した剰余を演算する演算装置であって、
値を保持する記憶手段と、前記第１の整数の各ビットを
順次入力して前記第２の整数に乗じる乗算手段と、前記
記憶手段からの入力と、前記乗算手段からの入力とを加
算し、前記記憶手段の値において前記第３の整数の最大
桁を越える部分につき、前記第３の整数に対する剰余を
求める演算を施し、その結果を前記記憶手段に出力する
演算手段とを有することを特徴とする演算装置。 - 【請求項２】 前記演算手段において、前記剰余を求
める演算を施すために、前記記憶手段の値において前記
第３の整数の最大桁を越える部分につき、当該部分に代
わり、前記剰余を加えることを特徴とする請求項１記載
の演算装置。 - 【請求項３】 前記記憶手段は複数個のレジスタを有
し、前記演算手段は、それぞれが所定の桁部分同士を加
算する複数個の加算器を含み、当該レジスタは、保持し
ている値を上位桁部分と下位桁部分とを異なる加算器に
出力することを特徴とする請求項１記載の演算装置。 - 【請求項４】 送信すべき情報Ｍに対して、与えられ
た整数ｅ、Ｎから暗号Ｃ＝Ｍｅ ｍｏｄ Ｎを求めて、
暗号Ｃを送信する暗号化通信方法において、暗号化装置
に、与えられた第１、第２の整数の積を第３の整数で除
算した剰余を演算する演算装置であって、値を保持する
記憶手段と、前記第１の整数の各ビットを順次入力して
前記第２の整数に乗じる乗算手段と、前記記憶手段から
の入力と、前記乗算手段からの入力とを加算し、前記記
憶手段の値において前記第３の整数の最大桁を越える部
分につき、前記第３の整数に対する剰余を求める演算を
施し、その結果を前記記憶手段に出力する演算手段とを
有する演算装置を設けたことを特徴とする暗号化通信方
法。 - 【請求項５】 受信した暗号Ｃに対して、与えられた
整数ｄ、Ｎから情報Ｍ＝Ｃｄ ｍｏｄ Ｎを求めて、暗
号Ｃを情報Ｍに複号する暗号化通信方法において、複号
装置に、与えられた第１、第２の整数の積を第３の整数
で除算した剰余を演算する演算装置であって、値を保持
する記憶手段と、前記第１の整数の各ビットを順次入力
して前記第２の整数に乗じる乗算手段と、前記記憶手段
からの入力と、前記乗算手段からの入力とを加算し、前
記記憶手段の値において前記第３の整数の最大桁を越え
る部分につき、前記第３の整数に対する剰余を求める演
算を施し、その結果を前記記憶手段に出力する演算手段
とを有する演算装置を設けたことを特徴とする暗号化通
信方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03866491A JP3323516B2 (ja) | 1991-03-05 | 1991-03-05 | 演算装置及びこれを備えた暗号化装置、復号装置 |
| AT92301856T ATE193606T1 (de) | 1991-03-05 | 1992-03-04 | Rechengerät und verfahren zum verschlüsseln/entschlüsseln von kommunikationsdaten unter verwendung desselben |
| EP92301856A EP0502712B1 (en) | 1991-03-05 | 1992-03-04 | Calculating apparatus and method of encrypting/decrypting communication data by using the same |
| US07/847,672 US5313530A (en) | 1991-03-05 | 1992-03-04 | Calculating apparatus and method of encrypting/decrypting communication data by using the same |
| DE69231110T DE69231110T2 (de) | 1991-03-05 | 1992-03-04 | Rechengerät und Verfahren zum Verschlüsseln/Entschlüsseln von Kommunikationsdaten unter Verwendung desselben |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03866491A JP3323516B2 (ja) | 1991-03-05 | 1991-03-05 | 演算装置及びこれを備えた暗号化装置、復号装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04276787A true JPH04276787A (ja) | 1992-10-01 |
| JP3323516B2 JP3323516B2 (ja) | 2002-09-09 |
Family
ID=12531539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03866491A Expired - Fee Related JP3323516B2 (ja) | 1991-03-05 | 1991-03-05 | 演算装置及びこれを備えた暗号化装置、復号装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3323516B2 (ja) |
-
1991
- 1991-03-05 JP JP03866491A patent/JP3323516B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3323516B2 (ja) | 2002-09-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020618 |
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