JPS6155691B2 - - Google Patents
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- JPS6155691B2 JPS6155691B2 JP55115532A JP11553280A JPS6155691B2 JP S6155691 B2 JPS6155691 B2 JP S6155691B2 JP 55115532 A JP55115532 A JP 55115532A JP 11553280 A JP11553280 A JP 11553280A JP S6155691 B2 JPS6155691 B2 JP S6155691B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
Description
本発明はデータ処理装置におけるデータ演算用
除算装置に関する。 従来の大型計算機の除算方式の１つに引放し方
式がある。 この方式においては、被除数Ｎと除数Ｄとの除
算は１番目の部分剰余をR1とするときｉ＋１番
目の部分剰余はRiが正のときRi＋１＝2Ri−Ｄ、
Riが負のときはRi＋１＝2Ri＋Ｄとし、加減算を
ｎ回繰返して２進ｎビツトの商を求める方式であ
り、１回の繰返しで複数ビツトの商を得ることが
できないため性能上の欠点がある。 従来の除算方式の他の１つにRi−2DとRi＋2D
との符号を調べRi−2DとRi＋2Dとの符号により
Ri＋１として４(Ri-3D)、４(Ri-D)、４(Ri+D)およ
び４(Ri+3D)を選択し、１回の繰返しで商を２ビ
ツトずつ求める方法があるが、１回の繰返しで求
める商のビツト数が多くなるとRi±RD型の比較
回路が多数必要となるため、実装上の欠点があ
る。 従来の除算方式の他の１つにＤとＮとにＲkを
かけていきＤ×R1×R2×………Ｒkを１に収束さ
せることによりＮ×R1×R2×………×Ｒkを商に
収束させる方式があるが、商の最後の１ビツトが
他の方式と異るという欠点がある。 従来の除算方式の他の１つに部分剰余Riと除
数Ｄとの各々の上位ビツトをデコードして商をも
とめる方式があるが、一回の繰返しで求める商の
ビツト数が多いと、デコーダが複雑になり、実装
上の欠点がある。 本発明の目的は簡単な構成を有し１回の繰返し
で複数ビツトの商を誤差なく求めるようにした除
算装置を提供することにある。 本発明の装置は、被除数と除数とから商をｇ進
法で求める除算装置において、 除数の近似逆数を求める手段と、 前記除数と前記近似逆数との積から補正除数を
求める除数補正手段と、 前記被除数に前記近似逆数を乗じて１番目の部
分剰余R1を求める乗算手段と、 ｉ番目の部分剰余Riを四捨五入して仮商Piを求
める丸め手段と、 前記ｉ番目の部分剰余Riから前記補正除数と
ｉ番目の仮商Piとの積を減じた差をｇ倍してｉ＋
１番目の部分剰余Ri＋１を求める部分除算手段
と、 前記部分剰余Ri＋１の正負に応じて仮商Piから
０または１を減じた値の法ｇの主値を商の上位か
らｉ桁目の商ビツトとする商補正手段とも含む。 本発明は次のような原理により成り立つてい
る。 説明を簡単にするため、正の被除数Ｎと正の除
数Ｄについての除算で０（Ｎ／Ｄ）＜ｇ（ｇは
２以上の整数）であるように、ＮとＤとが予め正
規化されているものとする。このとき商Ｑは式(1)
で表わされる。 Ｑ＝Ｎ／Ｄ＜ｇ (1) Ｑをｇ進数で表わし、上位桁から順にQ1、
Q2、………とするとき次の式(2)が成立つ。 Ｄの逆数の近似値Ｔを式(3)が成立するように選
ぶ 前記(1)の右辺にＴ／Ｔ＝１を乗じR1＝Ｎ・
Ｔ、Ｃ＝Ｄ・Ｔとおくと式(4)が得られる。 Ｑ＝Ｎ×Ｔ／Ｄ×Ｔ＝Ｒ１／Ｃ ｝(4) 式(4)の両辺にＣ＝Ｄ・Ｔ＝１＋δを乗じて式(5)
を得る。 R1＝Ｑ（１＋δ） (5) R1を四捨五入した値をP1とすると式(6)が成り
たつ。 ｜R1−R1｜≦１／２ (6) 式(1)と式(3)により ｜Ｑ・δ｜＜１／２ (7) 式(5)(6)(7)より ｜Ｑ−P1｜＝｜R1−Ｑ・δ−P1｜≦｜R1 −P1｜＋｜Ｑ・δ｜＜１／２＋１／２＝１ (8) これより、R2＝（R1−P1・Ｃ）・ｇを計算する
と次式が得られる。 ｜R2｜＜（１＋δ）・ｇ (9) 〓R2＝（R1−P1・Ｃ）・ｇ＝（Ｑ・Ｃ −P1・Ｃ）ｇ＝（Ｑ−P1）・Ｃ・ｇ＝（Ｑ −P1）・（１＋δ）・ｇ ここでR2＝Q′2・Ｃ、Q′1＝Ｑとおけば 同様にしてRi、Pi、Q′iを式(11)で定義する。 Pi＝〔Ri＋１／２〕G （11−１） 〔Ｘ〕Gはガウス記号でｘより小さい整数の最大
値を表す。 Ri＝（Ｒi-1−Ｐi-1・Ｃ）ｇ （11−２） Ｒi-1＝Q′i-1・Ｃ （11−３） Q′i＝（Q′i-1−Ｐi-1）・ｇ （11−４） 又は Ｐi-1＝Q′i-1−Qi・g-1 （11−５） ｜Q′i｜＜ｇ （11−６） （ｉ＝２、３、４、………） 式（11−５）から式(12)を得る。 次にQiを次のように求める。 このとき式（14）が常に成り立つ。 ０Qig-1 （14） （証明） 式（11−６）、（11−３）、(3)およびＣ＝Ｄ・Ｔ
から −ｇ−１／２＜Ri ＜ｇ＋１／２ 式（11−１）より −ｇPiｇ (i) Pi＝ｇのときは式（11−６）、（11−４）から
Q′i-1＜０であり、Ｃが正であるので式（11−
３）からＲi+1＜０となるため、Qiは式（13）
で(i)の場合は該当せず(ii)の場合に該当するので Qi＝Ｐi-1＝g-1 (ii) Pi＝−ｇのときは式（11−６）、（11−４）か
らQ′i+1＞０でありＣが正であるので式（11−
３）からＲi+1＞０となるためQiは式（13）で
(v)の場合に該当せず(iv)の場合に該当するので Qi＝Pi＋ｇ＝−ｇ＋ｇ＝０ (iii) ０＜Pi＜ｇのときは式（13）の(i)、(ii)に該当
し ０Qi＜ｇ (iv) Pi＝０のときは式（13）の(i)または(iii)に該当
し Qi＝０またはｇ−１ (viii) −ｇ＜Pi＜０ときは式（13）の(iv)(v)に該当
し ０Pig-1 となる。 （証明終り） これより式(12)Qiを用いて式（15）に変形され
る。 （証明） Siを次のように定義する。 Ri０のときSi＝０ Ri＜０のときSi＝１ （11−１）から Ri０のときPi０ Ri＜０のときPi０ でありRi＜０でPi＝０となるとき式（11−２）よ
り Ｒi+1＝（Ri−Pi・Ｃ）ｇ＝Ri・ｇ＜０ なのでＲi+1＜０となるので、式（13）は式
（16）となる。 Qi＝Pi＋Si・ｇ−Ｓi+1 （16） 式（16）をｉ＝１からｋまで式（15）にならつ
て総和をとると 定義よりR1＝Ｑ０なのでS1＝０なので 従つて式(12)より εk＝Ｓk+1・ｇ＋Ｑk+1とおくと 式（11−３）よりRiとQiは同符号なので Ｑk+1０のときεk＝０・ｇ＋Ｑk+1＝Ｑk+1 Ｑk+1＜０のときεk＝１・ｇ＋Ｑk+1＝ｇ ＋Ｑk+1 Q′1は定義によりＱに等しい （証明終） 式（15）と式(2)を比較するとｇ進法展開は一意
に定まることが知られているので、式(11)、式
（13）によつて求めたQ1、Q2、………、Ｑkが商
Ｑのｇ進法の各桁になることが証明される。 本発明は以上述べた原理により除算の商を１桁
ずつ正確に算出する除算装置である。 次に本発明について図形を参照して詳細に説明
する。 本発明の一実施例を示す第１図において、本発
明の除算方式による除算回路は部分剰余レジスタ
１、補正除数レジスタ２、乗算回路３、逆数表メ
モリ４、乗数レジスタ５、部分商レジスタ６、商
補正回路７および商レジスタ８を有し、部分剰余
レジスタ１には被除数Ｎと乗算回路３の出力が供
給され、補正除数レジスタ２には除数Ｄと乗算回
路３の出力が供給され、乗算回路３にはＸ入力と
して前記レジスタ１の出力が供給され、Ｙ入力に
は前記レジスタ２の出力が供給され、Ｍ入力には
乗数レジスタ５の出力が供給され、逆数表メモリ
４には補正除数レジスタ２の出力の一部が供給さ
れ、乗数レジスタ５には定数−32と乗算回路３の
出力の一部と逆数表メモリ４の出力が選択的に供
給され、部分商レジスタ６には乗数レジスタ５の
出力が供給され、商補正回路７には部分商レジス
タ６の出力と乗数レジスタ５の出力が供給され、
商レジスタ８には商補正回路７の出力を遂次シフ
トインするために商補正回路７の出力および商レ
ジスタ８自身の出力の一部が供給されている。 乗数回路３は、第６図に示すように、除数補正
器３ａと、被除数補正器３ｂと、部分除算器３cc
との３つの演算器からなる。これらの３つの演算
器の機能は同一であり、Ａ×16＋Ｂ×ＭまたはＡ
×32＋Ｂ×Ｍの演算結果を出力できる。第７図は
乗算回路３の他の構成例を示す。図において、乗
算回路３は１つの乗算器３ｄから構成され、同図
(b)に示されるように、Ａ入力およびＢ入力にＸ入
力およびＹ入力のいずれかを選択的に入力するこ
とにより除数補正器３ａまたは被除数補正器３ｂ
または部分除算器３ｃとして機能する。除算補正
器３ａと被除数補正器３ｂと部分除算器３ｃと乗
算器３ｄとは全て同一構成である。 乗算回路３ｄは第３図に示すように、Ａ入力は
値16または32を選択的に乗じ、Ｂ入力にはＭ入力
を次の表に示すように乗算３ビツト毎に−２から
２までに
除算装置に関する。 従来の大型計算機の除算方式の１つに引放し方
式がある。 この方式においては、被除数Ｎと除数Ｄとの除
算は１番目の部分剰余をR1とするときｉ＋１番
目の部分剰余はRiが正のときRi＋１＝2Ri−Ｄ、
Riが負のときはRi＋１＝2Ri＋Ｄとし、加減算を
ｎ回繰返して２進ｎビツトの商を求める方式であ
り、１回の繰返しで複数ビツトの商を得ることが
できないため性能上の欠点がある。 従来の除算方式の他の１つにRi−2DとRi＋2D
との符号を調べRi−2DとRi＋2Dとの符号により
Ri＋１として４(Ri-3D)、４(Ri-D)、４(Ri+D)およ
び４(Ri+3D)を選択し、１回の繰返しで商を２ビ
ツトずつ求める方法があるが、１回の繰返しで求
める商のビツト数が多くなるとRi±RD型の比較
回路が多数必要となるため、実装上の欠点があ
る。 従来の除算方式の他の１つにＤとＮとにＲkを
かけていきＤ×R1×R2×………Ｒkを１に収束さ
せることによりＮ×R1×R2×………×Ｒkを商に
収束させる方式があるが、商の最後の１ビツトが
他の方式と異るという欠点がある。 従来の除算方式の他の１つに部分剰余Riと除
数Ｄとの各々の上位ビツトをデコードして商をも
とめる方式があるが、一回の繰返しで求める商の
ビツト数が多いと、デコーダが複雑になり、実装
上の欠点がある。 本発明の目的は簡単な構成を有し１回の繰返し
で複数ビツトの商を誤差なく求めるようにした除
算装置を提供することにある。 本発明の装置は、被除数と除数とから商をｇ進
法で求める除算装置において、 除数の近似逆数を求める手段と、 前記除数と前記近似逆数との積から補正除数を
求める除数補正手段と、 前記被除数に前記近似逆数を乗じて１番目の部
分剰余R1を求める乗算手段と、 ｉ番目の部分剰余Riを四捨五入して仮商Piを求
める丸め手段と、 前記ｉ番目の部分剰余Riから前記補正除数と
ｉ番目の仮商Piとの積を減じた差をｇ倍してｉ＋
１番目の部分剰余Ri＋１を求める部分除算手段
と、 前記部分剰余Ri＋１の正負に応じて仮商Piから
０または１を減じた値の法ｇの主値を商の上位か
らｉ桁目の商ビツトとする商補正手段とも含む。 本発明は次のような原理により成り立つてい
る。 説明を簡単にするため、正の被除数Ｎと正の除
数Ｄについての除算で０（Ｎ／Ｄ）＜ｇ（ｇは
２以上の整数）であるように、ＮとＤとが予め正
規化されているものとする。このとき商Ｑは式(1)
で表わされる。 Ｑ＝Ｎ／Ｄ＜ｇ (1) Ｑをｇ進数で表わし、上位桁から順にQ1、
Q2、………とするとき次の式(2)が成立つ。 Ｄの逆数の近似値Ｔを式(3)が成立するように選
ぶ 前記(1)の右辺にＴ／Ｔ＝１を乗じR1＝Ｎ・
Ｔ、Ｃ＝Ｄ・Ｔとおくと式(4)が得られる。 Ｑ＝Ｎ×Ｔ／Ｄ×Ｔ＝Ｒ１／Ｃ ｝(4) 式(4)の両辺にＣ＝Ｄ・Ｔ＝１＋δを乗じて式(5)
を得る。 R1＝Ｑ（１＋δ） (5) R1を四捨五入した値をP1とすると式(6)が成り
たつ。 ｜R1−R1｜≦１／２ (6) 式(1)と式(3)により ｜Ｑ・δ｜＜１／２ (7) 式(5)(6)(7)より ｜Ｑ−P1｜＝｜R1−Ｑ・δ−P1｜≦｜R1 −P1｜＋｜Ｑ・δ｜＜１／２＋１／２＝１ (8) これより、R2＝（R1−P1・Ｃ）・ｇを計算する
と次式が得られる。 ｜R2｜＜（１＋δ）・ｇ (9) 〓R2＝（R1−P1・Ｃ）・ｇ＝（Ｑ・Ｃ −P1・Ｃ）ｇ＝（Ｑ−P1）・Ｃ・ｇ＝（Ｑ −P1）・（１＋δ）・ｇ ここでR2＝Q′2・Ｃ、Q′1＝Ｑとおけば 同様にしてRi、Pi、Q′iを式(11)で定義する。 Pi＝〔Ri＋１／２〕G （11−１） 〔Ｘ〕Gはガウス記号でｘより小さい整数の最大
値を表す。 Ri＝（Ｒi-1−Ｐi-1・Ｃ）ｇ （11−２） Ｒi-1＝Q′i-1・Ｃ （11−３） Q′i＝（Q′i-1−Ｐi-1）・ｇ （11−４） 又は Ｐi-1＝Q′i-1−Qi・g-1 （11−５） ｜Q′i｜＜ｇ （11−６） （ｉ＝２、３、４、………） 式（11−５）から式(12)を得る。 次にQiを次のように求める。 このとき式（14）が常に成り立つ。 ０Qig-1 （14） （証明） 式（11−６）、（11−３）、(3)およびＣ＝Ｄ・Ｔ
から −ｇ−１／２＜Ri ＜ｇ＋１／２ 式（11−１）より −ｇPiｇ (i) Pi＝ｇのときは式（11−６）、（11−４）から
Q′i-1＜０であり、Ｃが正であるので式（11−
３）からＲi+1＜０となるため、Qiは式（13）
で(i)の場合は該当せず(ii)の場合に該当するので Qi＝Ｐi-1＝g-1 (ii) Pi＝−ｇのときは式（11−６）、（11−４）か
らQ′i+1＞０でありＣが正であるので式（11−
３）からＲi+1＞０となるためQiは式（13）で
(v)の場合に該当せず(iv)の場合に該当するので Qi＝Pi＋ｇ＝−ｇ＋ｇ＝０ (iii) ０＜Pi＜ｇのときは式（13）の(i)、(ii)に該当
し ０Qi＜ｇ (iv) Pi＝０のときは式（13）の(i)または(iii)に該当
し Qi＝０またはｇ−１ (viii) −ｇ＜Pi＜０ときは式（13）の(iv)(v)に該当
し ０Pig-1 となる。 （証明終り） これより式(12)Qiを用いて式（15）に変形され
る。 （証明） Siを次のように定義する。 Ri０のときSi＝０ Ri＜０のときSi＝１ （11−１）から Ri０のときPi０ Ri＜０のときPi０ でありRi＜０でPi＝０となるとき式（11−２）よ
り Ｒi+1＝（Ri−Pi・Ｃ）ｇ＝Ri・ｇ＜０ なのでＲi+1＜０となるので、式（13）は式
（16）となる。 Qi＝Pi＋Si・ｇ−Ｓi+1 （16） 式（16）をｉ＝１からｋまで式（15）にならつ
て総和をとると 定義よりR1＝Ｑ０なのでS1＝０なので 従つて式(12)より εk＝Ｓk+1・ｇ＋Ｑk+1とおくと 式（11−３）よりRiとQiは同符号なので Ｑk+1０のときεk＝０・ｇ＋Ｑk+1＝Ｑk+1 Ｑk+1＜０のときεk＝１・ｇ＋Ｑk+1＝ｇ ＋Ｑk+1 Q′1は定義によりＱに等しい （証明終） 式（15）と式(2)を比較するとｇ進法展開は一意
に定まることが知られているので、式(11)、式
（13）によつて求めたQ1、Q2、………、Ｑkが商
Ｑのｇ進法の各桁になることが証明される。 本発明は以上述べた原理により除算の商を１桁
ずつ正確に算出する除算装置である。 次に本発明について図形を参照して詳細に説明
する。 本発明の一実施例を示す第１図において、本発
明の除算方式による除算回路は部分剰余レジスタ
１、補正除数レジスタ２、乗算回路３、逆数表メ
モリ４、乗数レジスタ５、部分商レジスタ６、商
補正回路７および商レジスタ８を有し、部分剰余
レジスタ１には被除数Ｎと乗算回路３の出力が供
給され、補正除数レジスタ２には除数Ｄと乗算回
路３の出力が供給され、乗算回路３にはＸ入力と
して前記レジスタ１の出力が供給され、Ｙ入力に
は前記レジスタ２の出力が供給され、Ｍ入力には
乗数レジスタ５の出力が供給され、逆数表メモリ
４には補正除数レジスタ２の出力の一部が供給さ
れ、乗数レジスタ５には定数−32と乗算回路３の
出力の一部と逆数表メモリ４の出力が選択的に供
給され、部分商レジスタ６には乗数レジスタ５の
出力が供給され、商補正回路７には部分商レジス
タ６の出力と乗数レジスタ５の出力が供給され、
商レジスタ８には商補正回路７の出力を遂次シフ
トインするために商補正回路７の出力および商レ
ジスタ８自身の出力の一部が供給されている。 乗数回路３は、第６図に示すように、除数補正
器３ａと、被除数補正器３ｂと、部分除算器３cc
との３つの演算器からなる。これらの３つの演算
器の機能は同一であり、Ａ×16＋Ｂ×ＭまたはＡ
×32＋Ｂ×Ｍの演算結果を出力できる。第７図は
乗算回路３の他の構成例を示す。図において、乗
算回路３は１つの乗算器３ｄから構成され、同図
(b)に示されるように、Ａ入力およびＢ入力にＸ入
力およびＹ入力のいずれかを選択的に入力するこ
とにより除数補正器３ａまたは被除数補正器３ｂ
または部分除算器３ｃとして機能する。除算補正
器３ａと被除数補正器３ｂと部分除算器３ｃと乗
算器３ｄとは全て同一構成である。 乗算回路３ｄは第３図に示すように、Ａ入力は
値16または32を選択的に乗じ、Ｂ入力にはＭ入力
を次の表に示すように乗算３ビツト毎に−２から
２までに
【表】
変換された倍率を乗じたあと、乗数の上位からの
順に対応してそれぞれ16、４、１を乗じ、加算す
ることによりＡ入力に対する乗数を16に選択した
ときはＡ×16＋Ｂ×Ｍを乗算器の出力とし、Ａ入
力に対する乗数を32に選択したときはＡ×32＋Ｂ
×Ｍを乗算器の出力とするように構成されてい
る。本実施例における乗算の方法はブースのアル
ゴリズムとして知られている方法であり、Ｍ入力
の上位ビツトよりM0、M1、………、M6とし、M0
の重みを25、M1の重みを24、………M5の重みを
20、M6の重みを2-1とするとき、Ｂ入力に各倍率
乗じ、それぞれ16、４、１倍したものを加算した
Ｂ×Ｍの値はＢ×（−M0・25＋M1・24＋M2・23＋
………＋M5・20＋M6・20）となつており、２の補
数として表現された乗数Ｍの最下位ビツトを四捨
五入した値をＢに乗じた積になる。商補正回路７
は第４図に示すように、２入力加算器７１で構成
され、法16では−１の主値は15であり、、法16で
の主値は20〜23の重みのビツトのみをとり出すこ
とにより得られることを利用し、また2-1の桁が
０のときは四捨五入した結果はかわらず、2-1の
桁が１のときは四捨五入した結果は１を加えたも
のに等しいので、乗数レジスタ５の値が負である
ことを示す乗数レジスタ５の最左端ビツトM0の
15倍と、部分商レジスタ６の重み23〜20のビツト
と該レジスタ６の2-1のビツトを重み20として加
算して得られる和の23〜20のビツトを取り出し、
部分商レジスタ６の値を四捨五入したものから、
乗数レジスタ５が負のとき１を減じた値の法16の
主値を得る。 本実施例は16の進数の場合の例であり、16進は
４ビツトの２進数で表わされている。以下、第１
図での除算の過程を第２図のタイムチヤートに沿
つて詳細に説明する。乗算回路３としては第７図
(a)の構成をとつた場合について説明する。本実施
例では除数Ｄは2-6Ｄ＜2-5となるように予め正
規化されており、被除数はＮ＜2-2となるように
予め正規化されているものとする。時刻０で部分
剰余レジスタ１に被除数（0.1）16、補正除数レジ
スタ２に除数（0.057）16、乗数レジスタ５には
（−20）16＝（−32）10がセツトされる。乗算回路３
ｄのＡ入力とＢ入力とに補正除数レジスタ２の値
を選び、除数補正器として機能させ、Ａ入力の乗
数を16に選ぶと乗算回路３の出力として16×（レ
ジスタ２の値）−32×（レジスタ２の値）＝−16×
（レジスタ２の値）＝（−0.57）16が得られる。一
方、レジスタ２の値により逆数表メモリ４を索引
し、（0.057）16の近似逆数（2F）16＝（20）16＋
（OF）16を得、乗算回路３の出力は補正除数レジ
スタ２に、逆数表メモリ４の出力の下位５ビツト
は乗数レジスタ５にセツトする。 時刻１では部分剰余レジスタ１の値＝
（0.1）16、補正除数レジスタ２の値＝（−0.57）16、
乗数レジスタ５の値（OF）16であり、乗算回路３
ｄのＡ入力とＢ入力とに再び補正除数レジスタ２
の値が選択供給され、除数補正器として機能し、
Ａ入力の乗数を（20）16＝（32）10にすると乗算回路
３の出力として補正除数の−16倍、（−0.57）16×
（2F）16＝（−Ｆ・F9）16＝−16×（0FF9）16が得ら
れる。時刻２では補正除数レジスタ２の値は補正
除数の−16倍（−Ｆ・F9）16であり、乗算回路３
ｄのＡ入力、Ｂ入力に部分剰余レジスタ１の値を
選択供給し、被除数補正器として機能させ、Ａ入
力の乗数を32として再び逆数の近似値による乗算
を行なうと乗算回路３の出力として１番目の部分
剰余Ro＝（0.1）16×（2F）16＝（2F）16が得られる。
該回路３の出力を部分剰余レジスタ１に、乗算回
路３の出力の2-1以上のビツトを乗数レジスタ５
にセツトする。時刻３では部分商レジスタ６の値
＝（２・Ｆ）16、乗数レジスタ５の値＝（2.8）16＝
（000010.1）16である。 乗算回路３ｄのＡ入力に部分剰余レジスタ１の
値をＢ入力に補正除数レジスタ２の値をそれぞれ
選び、部分除算器として機能させ、Ａ入力の乗数
を16とすると、乗算回路3dのＢ入力に対する乗
算は第１表よりM0、M1およびM2による倍率は乗
数“000”に対応する倍率０であり、M2、M3およ
びM4による倍率は乗数“001”に対応する倍率１
であり、M4、M5およびM6よる倍率は乗数
“101”に対応する倍率−１となるため、乗算回路
３の出力は（部分剰余レジスタ１の値）×16＋（補
正除数レジスタ２の値）×（０×16＋１×４−１×
１）＝（部分剰余レジスタ１の値）×16＋（補正除数
レジスタ２の値）×（４−１）＝（部分剰余レジスタ
１の値）×16＋３×（補正除数レジスタ２の値）と
なり、該レジスタの値に対する乗数は前記レジス
タ１の値（2.F）16を四捨五入した値３となる。乗
算回路３の出力は２番目の部分剰余R1＝（2.F）16
×16−（Ｆ・F9）16×３＝（2.F）16−（2F・EB）16＝
（−0.EB）16である。時刻４では部分剰余レジスタ
１の値は２番目の部分剰余（−0.EB）16、乗数レ
ジスタ５の値は（−0.EB）16＝−１＋（0.15）16の
2-1未満を切捨てた（111111.0）2であり部分商レ
ジスタ６の値は１番目の仮商の四捨五入前の値
（2.8）16である。乗算回路３ｄの入力は時刻３と
同じにすると、Ｂ入力に対する乗数は−１となり
乗算回路３の出力は（−0.EB）16×16＋（−Ｆ・
F9）16×（−１）＝（1.49）16となる。このとき、商
補正回路７の出力は、乗数レジスタ５の値MR0＝
１、部分商レジスタ６の値＝（2.8）16であるので
１×15＋２＋１＝2mod16すなわち、１番目の仮
商３から、２番目の部分剰余の符号ビツトを減算
して法16の主値をとつた値２が得られる。時刻５
では部分剰余レジスタ１に３番目の部分剰余
（1.49）16、乗数レジスタ５には（1.0）16＝
（000001.0）2、部分商レジスタ６には(2)16がセツト
されている。乗算回路３ｄのＡ入力に部分剰余レ
ジスタ１の値を、Ａ入力の乗数として16を、Ｂ入
力に補正除数レジスタ２の値を固定して選ぶこと
により、第５図で示すように逐次除算が行われ、
商が16進数で１桁ずつ商レジスタ８に求まる。 このよううにして得られた商は次に示す筆算に
よる商と一致する。 本発明には、被除数Ｎを除数Ｄで割つて得られ
る商Ｑをｇ進数で求める除算を、除数の近似逆数
と除数との積Ｃおよび被除数との積R1を求める
それぞれの乗算手段と、R1を１番目の部分剰余
とするとき、ｉ番目の部分剰余Riを四捨五入し
て仮商Piを求める丸め手段と、ｉ＋１番目の部分
剰余をＲi+1＝ｇ（Ri−Ｃ・Pi）として決める部
分除算手段と、ｉ＋１番目の部分剰余Ｒi+1と１
番目の仮商Piから商のｉ桁目Qiを求める商補正手
段とで構成することにより、従来の除算装置より
少ない回路で高速かつ誤差なく商を算出すること
ができるという効果がある。
順に対応してそれぞれ16、４、１を乗じ、加算す
ることによりＡ入力に対する乗数を16に選択した
ときはＡ×16＋Ｂ×Ｍを乗算器の出力とし、Ａ入
力に対する乗数を32に選択したときはＡ×32＋Ｂ
×Ｍを乗算器の出力とするように構成されてい
る。本実施例における乗算の方法はブースのアル
ゴリズムとして知られている方法であり、Ｍ入力
の上位ビツトよりM0、M1、………、M6とし、M0
の重みを25、M1の重みを24、………M5の重みを
20、M6の重みを2-1とするとき、Ｂ入力に各倍率
乗じ、それぞれ16、４、１倍したものを加算した
Ｂ×Ｍの値はＢ×（−M0・25＋M1・24＋M2・23＋
………＋M5・20＋M6・20）となつており、２の補
数として表現された乗数Ｍの最下位ビツトを四捨
五入した値をＢに乗じた積になる。商補正回路７
は第４図に示すように、２入力加算器７１で構成
され、法16では−１の主値は15であり、、法16で
の主値は20〜23の重みのビツトのみをとり出すこ
とにより得られることを利用し、また2-1の桁が
０のときは四捨五入した結果はかわらず、2-1の
桁が１のときは四捨五入した結果は１を加えたも
のに等しいので、乗数レジスタ５の値が負である
ことを示す乗数レジスタ５の最左端ビツトM0の
15倍と、部分商レジスタ６の重み23〜20のビツト
と該レジスタ６の2-1のビツトを重み20として加
算して得られる和の23〜20のビツトを取り出し、
部分商レジスタ６の値を四捨五入したものから、
乗数レジスタ５が負のとき１を減じた値の法16の
主値を得る。 本実施例は16の進数の場合の例であり、16進は
４ビツトの２進数で表わされている。以下、第１
図での除算の過程を第２図のタイムチヤートに沿
つて詳細に説明する。乗算回路３としては第７図
(a)の構成をとつた場合について説明する。本実施
例では除数Ｄは2-6Ｄ＜2-5となるように予め正
規化されており、被除数はＮ＜2-2となるように
予め正規化されているものとする。時刻０で部分
剰余レジスタ１に被除数（0.1）16、補正除数レジ
スタ２に除数（0.057）16、乗数レジスタ５には
（−20）16＝（−32）10がセツトされる。乗算回路３
ｄのＡ入力とＢ入力とに補正除数レジスタ２の値
を選び、除数補正器として機能させ、Ａ入力の乗
数を16に選ぶと乗算回路３の出力として16×（レ
ジスタ２の値）−32×（レジスタ２の値）＝−16×
（レジスタ２の値）＝（−0.57）16が得られる。一
方、レジスタ２の値により逆数表メモリ４を索引
し、（0.057）16の近似逆数（2F）16＝（20）16＋
（OF）16を得、乗算回路３の出力は補正除数レジ
スタ２に、逆数表メモリ４の出力の下位５ビツト
は乗数レジスタ５にセツトする。 時刻１では部分剰余レジスタ１の値＝
（0.1）16、補正除数レジスタ２の値＝（−0.57）16、
乗数レジスタ５の値（OF）16であり、乗算回路３
ｄのＡ入力とＢ入力とに再び補正除数レジスタ２
の値が選択供給され、除数補正器として機能し、
Ａ入力の乗数を（20）16＝（32）10にすると乗算回路
３の出力として補正除数の−16倍、（−0.57）16×
（2F）16＝（−Ｆ・F9）16＝−16×（0FF9）16が得ら
れる。時刻２では補正除数レジスタ２の値は補正
除数の−16倍（−Ｆ・F9）16であり、乗算回路３
ｄのＡ入力、Ｂ入力に部分剰余レジスタ１の値を
選択供給し、被除数補正器として機能させ、Ａ入
力の乗数を32として再び逆数の近似値による乗算
を行なうと乗算回路３の出力として１番目の部分
剰余Ro＝（0.1）16×（2F）16＝（2F）16が得られる。
該回路３の出力を部分剰余レジスタ１に、乗算回
路３の出力の2-1以上のビツトを乗数レジスタ５
にセツトする。時刻３では部分商レジスタ６の値
＝（２・Ｆ）16、乗数レジスタ５の値＝（2.8）16＝
（000010.1）16である。 乗算回路３ｄのＡ入力に部分剰余レジスタ１の
値をＢ入力に補正除数レジスタ２の値をそれぞれ
選び、部分除算器として機能させ、Ａ入力の乗数
を16とすると、乗算回路3dのＢ入力に対する乗
算は第１表よりM0、M1およびM2による倍率は乗
数“000”に対応する倍率０であり、M2、M3およ
びM4による倍率は乗数“001”に対応する倍率１
であり、M4、M5およびM6よる倍率は乗数
“101”に対応する倍率−１となるため、乗算回路
３の出力は（部分剰余レジスタ１の値）×16＋（補
正除数レジスタ２の値）×（０×16＋１×４−１×
１）＝（部分剰余レジスタ１の値）×16＋（補正除数
レジスタ２の値）×（４−１）＝（部分剰余レジスタ
１の値）×16＋３×（補正除数レジスタ２の値）と
なり、該レジスタの値に対する乗数は前記レジス
タ１の値（2.F）16を四捨五入した値３となる。乗
算回路３の出力は２番目の部分剰余R1＝（2.F）16
×16−（Ｆ・F9）16×３＝（2.F）16−（2F・EB）16＝
（−0.EB）16である。時刻４では部分剰余レジスタ
１の値は２番目の部分剰余（−0.EB）16、乗数レ
ジスタ５の値は（−0.EB）16＝−１＋（0.15）16の
2-1未満を切捨てた（111111.0）2であり部分商レ
ジスタ６の値は１番目の仮商の四捨五入前の値
（2.8）16である。乗算回路３ｄの入力は時刻３と
同じにすると、Ｂ入力に対する乗数は−１となり
乗算回路３の出力は（−0.EB）16×16＋（−Ｆ・
F9）16×（−１）＝（1.49）16となる。このとき、商
補正回路７の出力は、乗数レジスタ５の値MR0＝
１、部分商レジスタ６の値＝（2.8）16であるので
１×15＋２＋１＝2mod16すなわち、１番目の仮
商３から、２番目の部分剰余の符号ビツトを減算
して法16の主値をとつた値２が得られる。時刻５
では部分剰余レジスタ１に３番目の部分剰余
（1.49）16、乗数レジスタ５には（1.0）16＝
（000001.0）2、部分商レジスタ６には(2)16がセツト
されている。乗算回路３ｄのＡ入力に部分剰余レ
ジスタ１の値を、Ａ入力の乗数として16を、Ｂ入
力に補正除数レジスタ２の値を固定して選ぶこと
により、第５図で示すように逐次除算が行われ、
商が16進数で１桁ずつ商レジスタ８に求まる。 このよううにして得られた商は次に示す筆算に
よる商と一致する。 本発明には、被除数Ｎを除数Ｄで割つて得られ
る商Ｑをｇ進数で求める除算を、除数の近似逆数
と除数との積Ｃおよび被除数との積R1を求める
それぞれの乗算手段と、R1を１番目の部分剰余
とするとき、ｉ番目の部分剰余Riを四捨五入し
て仮商Piを求める丸め手段と、ｉ＋１番目の部分
剰余をＲi+1＝ｇ（Ri−Ｃ・Pi）として決める部
分除算手段と、ｉ＋１番目の部分剰余Ｒi+1と１
番目の仮商Piから商のｉ桁目Qiを求める商補正手
段とで構成することにより、従来の除算装置より
少ない回路で高速かつ誤差なく商を算出すること
ができるという効果がある。
第１図は本発明の一実施例を示す図、第２図は
第１図の実施例の動作例を示すタイムチヤート、
第６図は第１図に示す乗算回路３の一構成例を示
す図、第７図は第１図に示す乗算回路３の他の構
成例を示す図、第３図は第６図および第７図に示
す構成要素の詳細を示す図、第４図は第１図に示
す商補正回路７部の一例を示す回路図および第５
図は第１図による計算の数値例を示す図である。 １……部分剰余レジスタ、２……補正除数レジ
スタ、３……乗算回路、４……逆数表メモリ、５
……乗数レジスタ、６……部分商レジスタ、７…
…商補正回路、８……商レジスタ、３１……倍数
選択回路、３２……４入力加算回路、７１……２
入力加算回路。
第１図の実施例の動作例を示すタイムチヤート、
第６図は第１図に示す乗算回路３の一構成例を示
す図、第７図は第１図に示す乗算回路３の他の構
成例を示す図、第３図は第６図および第７図に示
す構成要素の詳細を示す図、第４図は第１図に示
す商補正回路７部の一例を示す回路図および第５
図は第１図による計算の数値例を示す図である。 １……部分剰余レジスタ、２……補正除数レジ
スタ、３……乗算回路、４……逆数表メモリ、５
……乗数レジスタ、６……部分商レジスタ、７…
…商補正回路、８……商レジスタ、３１……倍数
選択回路、３２……４入力加算回路、７１……２
入力加算回路。
Claims (1)
- 【特許請求の範囲】 １ 被除数と除数とから商をｇ進数で求める除算
装置において、 除数の近似逆数を求める手段と、 前記除数と前記近似逆数との積から補正除数を
求める除数補正手段と、 前記被除数に前記近似逆数を乗じて１番目の部
分剰余R1を求める乗算手段と、 ｉ番目の部分剰余Riを四捨五入して仮商Piを求
める丸め手段と、 前記ｉ番目の部分剰余Riから前記補正除数と
ｉ番目の仮商Piとの積を減じた差をｇ倍してｉ＋
１番目の部分剰余Ri＋１を求める部分除算手段
と、 前記部分剰余Ri＋１の正負に応じて仮商Piから
０または１を減じた値の法ｇの主値を商の上位か
らｉ桁目の商ビツトとする商補正手段とを含むこ
とを特徴とする除算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55115532A JPS5741737A (en) | 1980-08-22 | 1980-08-22 | Dividing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55115532A JPS5741737A (en) | 1980-08-22 | 1980-08-22 | Dividing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5741737A JPS5741737A (en) | 1982-03-09 |
| JPS6155691B2 true JPS6155691B2 (ja) | 1986-11-28 |
Family
ID=14664856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55115532A Granted JPS5741737A (en) | 1980-08-22 | 1980-08-22 | Dividing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5741737A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142738A (ja) * | 1983-12-30 | 1985-07-27 | Hitachi Ltd | 内挿近似を使用する除算装置 |
| JPS60164837A (ja) * | 1984-02-07 | 1985-08-27 | Nec Corp | 除算装置 |
| JP2007257225A (ja) * | 2006-03-23 | 2007-10-04 | Hitachi Ltd | 計算装置、および、計算方法 |
| JP7036075B2 (ja) * | 2019-03-26 | 2022-03-15 | 日本電産株式会社 | 整数除算装置およびモータ制御装置 |
-
1980
- 1980-08-22 JP JP55115532A patent/JPS5741737A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5741737A (en) | 1982-03-09 |
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