JP2710412B2 - 乗除算回路 - Google Patents
乗除算回路Info
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- JP2710412B2 JP2710412B2 JP1158595A JP15859589A JP2710412B2 JP 2710412 B2 JP2710412 B2 JP 2710412B2 JP 1158595 A JP1158595 A JP 1158595A JP 15859589 A JP15859589 A JP 15859589A JP 2710412 B2 JP2710412 B2 JP 2710412B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置に関し、特に数値演算を行な
うマイクロプロセッサに関する。
うマイクロプロセッサに関する。
数値演算プロセッサにおいては、浮動少数点数演算な
どの場合に語長の長いデータに対する乗算や除算が必要
となる。これらの演算を論理回路のみで構成しようとす
ると著しく回路規模が大きくなる為、通常は部分積もし
くは部分剰余を計算するハードウェアのみを用意し、マ
イクロプログラム制御によりそのハードウェアを繰り返
し使用して多ビット長乗除算を行なう方法を採る。
どの場合に語長の長いデータに対する乗算や除算が必要
となる。これらの演算を論理回路のみで構成しようとす
ると著しく回路規模が大きくなる為、通常は部分積もし
くは部分剰余を計算するハードウェアのみを用意し、マ
イクロプログラム制御によりそのハードウェアを繰り返
し使用して多ビット長乗除算を行なう方法を採る。
この場合の部分積と部分余剰を計算する回路の従来例
を以下に示す。
を以下に示す。
第３図にBoothのアルゴリズムを使ったCSAツリー型の
64ビット×14ビット乗算器を示す。
64ビット×14ビット乗算器を示す。
以下、第３図の乗算器の構成と動作を簡単に説明す
る。
る。
被乗数レジスタ301が保持する14ビットのデータは第
４図に示すように最下位のさらに下に１ビットの‘0'が
拡張された後、下位から順に３ビットずつ、１ビットを
重複させながら７分割される。それぞれの３ビットデー
タは部分積発生器305〜部分積発生器311に与えられ、そ
れぞれの３ビット入力に対応した乗数の倍数を発生す
る。第５図に３ビットのパターンと被乗数の倍数の対応
表を示す。
４図に示すように最下位のさらに下に１ビットの‘0'が
拡張された後、下位から順に３ビットずつ、１ビットを
重複させながら７分割される。それぞれの３ビットデー
タは部分積発生器305〜部分積発生器311に与えられ、そ
れぞれの３ビット入力に対応した乗数の倍数を発生す
る。第５図に３ビットのパターンと被乗数の倍数の対応
表を示す。
桁上げ保存加算器（Carry Save Adder;以下、CSAと略
称する）312には部分積発生器305,部分積発生器306,部
分積発生器307の出力が入力されるが、そのとき、それ
ぞれの値の重みに応じて２ビットずつずれて入力される
よう、結線する。CSA313も同様に部分積発生器308,部分
積発生器309,部分積発生器310の出力を２ビットずつず
らして加算する。
称する）312には部分積発生器305,部分積発生器306,部
分積発生器307の出力が入力されるが、そのとき、それ
ぞれの値の重みに応じて２ビットずつずれて入力される
よう、結線する。CSA313も同様に部分積発生器308,部分
積発生器309,部分積発生器310の出力を２ビットずつず
らして加算する。
以下、CSA314〜CSA318をそれぞれ桁の重みが一致する
ようにビット位置をシフトして結線することにより、乗
数レジスタ302の64ビットデータと被乗数レジスタ301の
14ビットデータの乗算結果が和と桁上げ分を分離した形
でCSA318から出力される。また、被乗数のビット幅を拡
張する場合には、CSA318からCSA314への帰還ループを使
ってこのCSAツリーをｎ回動作させることにより14×ｎ
ビットの被乗数を扱うことができる。
ようにビット位置をシフトして結線することにより、乗
数レジスタ302の64ビットデータと被乗数レジスタ301の
14ビットデータの乗算結果が和と桁上げ分を分離した形
でCSA318から出力される。また、被乗数のビット幅を拡
張する場合には、CSA318からCSA314への帰還ループを使
ってこのCSAツリーをｎ回動作させることにより14×ｎ
ビットの被乗数を扱うことができる。
第６図にSRT除算アルゴリズムを使った除算器を示
す。SRT除算アルゴリズムについては「コンピュータの
高速演算方式／近代科学社」P227〜P236を参考にされた
い。
す。SRT除算アルゴリズムについては「コンピュータの
高速演算方式／近代科学社」P227〜P236を参考にされた
い。
以下、第６図の除算器の動作を簡単に説明する。
まず、１回目のループではマルチプレクサ624により
被除数レジスタ601からの出力が選択され、CSA618に入
力される。このとき、マルチプレクサ624のキャリー出
力上位８ビットを左１ビットシフトしたデータの和出力
の上位７ビットを桁上げ伝搬加算器（Carry Propagate
Adder;以下CPAと略称する）625により加算し、部分剰余
の上位ビットとしてレジスタ626に入力する。部分商発
生器620は除数レジスタ602の上位５ビットとレジスタ62
6の上位６ビットにより第７図に示すマップに従って２
ビット分の部分商を発生し、商レジスタ623に加算する
とともに、除数レジスタ602の倍数を選択してCSA618に
入力し、被除数との加算を行なって新しい部分剰余を求
める。
被除数レジスタ601からの出力が選択され、CSA618に入
力される。このとき、マルチプレクサ624のキャリー出
力上位８ビットを左１ビットシフトしたデータの和出力
の上位７ビットを桁上げ伝搬加算器（Carry Propagate
Adder;以下CPAと略称する）625により加算し、部分剰余
の上位ビットとしてレジスタ626に入力する。部分商発
生器620は除数レジスタ602の上位５ビットとレジスタ62
6の上位６ビットにより第７図に示すマップに従って２
ビット分の部分商を発生し、商レジスタ623に加算する
とともに、除数レジスタ602の倍数を選択してCSA618に
入力し、被除数との加算を行なって新しい部分剰余を求
める。
２回目以降のループではマルチプレクサ624によりCSA
618からの出力が選択され、CSA618に帰還入力される。
部分商発生器620は除数レジスタ602の上位ビットとレジ
スタ626の上位６ビットにより第７図に示すマップに従
って２ビット分の部分商を発生し、商レジスタ623に加
算するとともに、除数レジスタの倍数を選択してCSA618
に入力し、部分剰余との加算を行なって新しい部分剰余
を求める。この動作をｎ回繰り返すことにより２ビット
の商が求められる。
618からの出力が選択され、CSA618に帰還入力される。
部分商発生器620は除数レジスタ602の上位ビットとレジ
スタ626の上位６ビットにより第７図に示すマップに従
って２ビット分の部分商を発生し、商レジスタ623に加
算するとともに、除数レジスタの倍数を選択してCSA618
に入力し、部分剰余との加算を行なって新しい部分剰余
を求める。この動作をｎ回繰り返すことにより２ビット
の商が求められる。
〔発明が解決しようとする課題〕 従来のマイクロプロセッサでは高速な乗算と除算機能
を実現するためには従来例に示した乗算器と除算器の両
方を用意する必要があり、ハードウェア量が増大すると
いう欠点を有していた。
を実現するためには従来例に示した乗算器と除算器の両
方を用意する必要があり、ハードウェア量が増大すると
いう欠点を有していた。
本発明の乗除算回路は、被乗数または被除数を保存す
る第１のレジスタと、乗数または除数を保持する第２の
レジスタと、複数の部分積発生器と、複数の桁上げ保存
加算器と、マルチプレクサと、部分商発生器とを有して
いる。
る第１のレジスタと、乗数または除数を保持する第２の
レジスタと、複数の部分積発生器と、複数の桁上げ保存
加算器と、マルチプレクサと、部分商発生器とを有して
いる。
つまり、乗算器を構成するCSAツリーの途中にマルチ
プレクサを追加することにより、乗算器のハードウェア
の一部を除算器と共通にし、少ないハードウェアで高速
は乗除算を可能にしている。
プレクサを追加することにより、乗算器のハードウェア
の一部を除算器と共通にし、少ないハードウェアで高速
は乗除算を可能にしている。
以下、図面を参照しながら本発明の詳細を述べる。
第１図に本発明の乗除算器の構成を示す。
101は被乗数または被除数を保持する70ビット幅のＡ
レジスタ、102は乗数または除数を保持する64ビット幅
のＢレジスタ、103は制御回路である。104はマルチプレ
クサであり、Ａレジスタ101の中から15ビットを第２図
に示す５通りの位置から選択して出力する。
レジスタ、102は乗数または除数を保持する64ビット幅
のＢレジスタ、103は制御回路である。104はマルチプレ
クサであり、Ａレジスタ101の中から15ビットを第２図
に示す５通りの位置から選択して出力する。
105〜111は部分積発生器であり、105にはマルチプレ
クサ104の出力からbit0〜bit2の３ビットが入力されて
おり、同様に106にはbit2〜bit4,107にはbit4〜bit6,10
8にはbit6〜bit8,109にはbit8〜bit10,110にはbit10〜b
it12,111にはbit12〜bit14がそれぞれマルチプレクサ10
4から入力されている。また、各々の部分積発生器は64
ビット幅のデータも入力され、マルチプレクサ104から
の３ビットの入力に応じ、第５図に示す対応で64ビット
データの倍数を２つ補数形式で出力する。
クサ104の出力からbit0〜bit2の３ビットが入力されて
おり、同様に106にはbit2〜bit4,107にはbit4〜bit6,10
8にはbit6〜bit8,109にはbit8〜bit10,110にはbit10〜b
it12,111にはbit12〜bit14がそれぞれマルチプレクサ10
4から入力されている。また、各々の部分積発生器は64
ビット幅のデータも入力され、マルチプレクサ104から
の３ビットの入力に応じ、第５図に示す対応で64ビット
データの倍数を２つ補数形式で出力する。
112〜118は桁上げ保存加算器（Carry Save Adder;以
下CSAと略称する）であり、３入力の66ビット幅データ
（２の補数表現と桁上げを考慮して64ではなく66ビッ
ト）を加算して各ビットの桁上げを上位桁に伝搬させず
に和と桁上げ情報を66ビットずつ分けて出力する。
下CSAと略称する）であり、３入力の66ビット幅データ
（２の補数表現と桁上げを考慮して64ではなく66ビッ
ト）を加算して各ビットの桁上げを上位桁に伝搬させず
に和と桁上げ情報を66ビットずつ分けて出力する。
119はマルチプレクサであり、乗算を行なう場合にはC
SA117から２つの66ビット出力を選択し、除算を行なう
場合にはマルチプレクサ124からの２つの66ビット出力
を選択するよう、制御回路103により制御される。
SA117から２つの66ビット出力を選択し、除算を行なう
場合にはマルチプレクサ124からの２つの66ビット出力
を選択するよう、制御回路103により制御される。
120は部分商発生器であり、レジスタ126の上位６ビッ
トとＢレジスタ102の上位５ビットから第７図に示すマ
ップに従って２の補数表現の66ビットデータの部分商と
３ビットの倍数選択信号を発生する。
トとＢレジスタ102の上位５ビットから第７図に示すマ
ップに従って２の補数表現の66ビットデータの部分商と
３ビットの倍数選択信号を発生する。
121はマルチプレクサであり、乗算の場合にはマルチ
プレクサ104の出力のbit12〜14を選択し、除算の場合に
は部分商発生器120の倍数選択信号を選択して部分商発
生器111へ入力する。
プレクサ104の出力のbit12〜14を選択し、除算の場合に
は部分商発生器120の倍数選択信号を選択して部分商発
生器111へ入力する。
122は66ビットの桁上げ伝搬加算器（Carry Propagate
Addei;以下、CPAと略称する）であり、部分商発生器12
0が出力する部分商を商レジスタ123に累算する。このと
き、商レジスタ123の内容は左２ビットシフトされてCPA
122に入力される。
Addei;以下、CPAと略称する）であり、部分商発生器12
0が出力する部分商を商レジスタ123に累算する。このと
き、商レジスタ123の内容は左２ビットシフトされてCPA
122に入力される。
124はマルチプレクサであり、除算ループの第１回目
のみ、桁上げデータとしてゼロを、和データとしてＡレ
ジスタ101の上位64ビットの内容を選択し、２回目以降
を桁上げデータ，和データともにCSA118の出力を選択す
るよう、制御回路103により制御される。
のみ、桁上げデータとしてゼロを、和データとしてＡレ
ジスタ101の上位64ビットの内容を選択し、２回目以降
を桁上げデータ，和データともにCSA118の出力を選択す
るよう、制御回路103により制御される。
125は７ビットのCPAであり、マルチプレクサ124の桁
上げデータ出力の上位８ビットを左１ビットシフトした
ものとマルチプレクサ124の和データ出力の上位７ビッ
トを加算してレジスタ126に入力する。
上げデータ出力の上位８ビットを左１ビットシフトした
ものとマルチプレクサ124の和データ出力の上位７ビッ
トを加算してレジスタ126に入力する。
126は部分商発生器120のために部分剰余の上位７ビッ
トを保持するレジスタである。部分商発生器120は部分
剰余の上位６ビットを使用するが、下位ビットからの桁
上げを考慮してCPA125とレジスタ126は７ビット幅用意
する。
トを保持するレジスタである。部分商発生器120は部分
剰余の上位６ビットを使用するが、下位ビットからの桁
上げを考慮してCPA125とレジスタ126は７ビット幅用意
する。
次に本発明の動作を説明する。
まず乗算の動作を示す。第１図の回路は70ビット×64
ビットの乗算を５クロックで実行する。
ビットの乗算を５クロックで実行する。
まず、第１クロックでマルチプレクサ104はＡレジス
タのbit17〜bit4の14ビットとbit4の下位に１ビットの
ゼロを拡張した15ビットを選択する。（Ａレジスタ,Bレ
ジスタ，およびCSAツリー途中でのビット位置を示す番
号は第８図を参照のこと） マルチプレクサ104の出力のbit2〜bit0の３ビットは
部分積発生器105に入力される。部分積発生器105は第５
図に示した対応でＢレジスタの−２倍，−１倍,0倍，＋
１倍，もしくは＋２倍を３ビット入力に従って発生す
る。
タのbit17〜bit4の14ビットとbit4の下位に１ビットの
ゼロを拡張した15ビットを選択する。（Ａレジスタ,Bレ
ジスタ，およびCSAツリー途中でのビット位置を示す番
号は第８図を参照のこと） マルチプレクサ104の出力のbit2〜bit0の３ビットは
部分積発生器105に入力される。部分積発生器105は第５
図に示した対応でＢレジスタの−２倍，−１倍,0倍，＋
１倍，もしくは＋２倍を３ビット入力に従って発生す
る。
ここで本発明が用いている２次のBoothアルゴリズム
を説明する。まず、第１図におけるすべての部分積発生
器は基本的には３ビット入力の上位２ビット分を０から
３の倍数とみなし、Ｂレジスタの０倍から３倍の値を発
生するものであると考える。Ａレジスタを２ビットずつ
切り出し、それぞれの２ビットに対して乗数の０〜３倍
を発生してそれらを２ビットずつシフトして加え合わせ
ればＡレジスタとＢレジスタの積が計算できる。が、０
倍,1倍,2倍は乗数データのマスクとシフトのみで可能で
あるが３倍はシフトのみでは発生できず、生成に時間が
かかってしまう。そこで２倍と３倍は次の部分積発生に
＋４倍を貸すことにしてそれぞれ−２倍（＝＋２倍−４
倍），−１倍（＝＋３倍−４倍）としておく。そしてＡ
レジスタから切り出す倍数のビット長を２ビットずつで
はなく、前回の倍数の最上位１ビットを最下位１ビット
としてもう一度使うように３ビットとし、前回の部分積
発生で借りた＋４倍（２ビットずれているため、ここで
は＋１倍になる）を最下位ビットで判断し、＋１倍増や
すことによって借りた分を返す。
を説明する。まず、第１図におけるすべての部分積発生
器は基本的には３ビット入力の上位２ビット分を０から
３の倍数とみなし、Ｂレジスタの０倍から３倍の値を発
生するものであると考える。Ａレジスタを２ビットずつ
切り出し、それぞれの２ビットに対して乗数の０〜３倍
を発生してそれらを２ビットずつシフトして加え合わせ
ればＡレジスタとＢレジスタの積が計算できる。が、０
倍,1倍,2倍は乗数データのマスクとシフトのみで可能で
あるが３倍はシフトのみでは発生できず、生成に時間が
かかってしまう。そこで２倍と３倍は次の部分積発生に
＋４倍を貸すことにしてそれぞれ−２倍（＝＋２倍−４
倍），−１倍（＝＋３倍−４倍）としておく。そしてＡ
レジスタから切り出す倍数のビット長を２ビットずつで
はなく、前回の倍数の最上位１ビットを最下位１ビット
としてもう一度使うように３ビットとし、前回の部分積
発生で借りた＋４倍（２ビットずれているため、ここで
は＋１倍になる）を最下位ビットで判断し、＋１倍増や
すことによって借りた分を返す。
このように乗算を行なうため、第５図の倍数データは
‘110'は＋２倍でなく−２倍になり、‘110'は＋３倍で
なく−１倍になっている。そして最下位ビットが‘1'の
場合には‘0'の場合に対して＋１ずつ多くなっている。
‘110'は＋２倍でなく−２倍になり、‘110'は＋３倍で
なく−１倍になっている。そして最下位ビットが‘1'の
場合には‘0'の場合に対して＋１ずつ多くなっている。
部分積発生器106,部分積発生器107も部分積発生器105
と同様にＢレジスタの倍数を発生し、それらの出力がCS
A112によって加算される。このとき、桁の重みを合わせ
るため、部分積発生器105の出力はそのbit73が部分積発
生器107のbit69と加算されるように４ビット右シフトさ
れ、部分積発生器106の出力はそのbit71が部分積発生器
105のbit69と加算されるように２ビット右シフトされて
加算される。この加算でCSA112の出力は基準となる部分
積発生器105の出力に対し、24倍になる。（以降、中間
データの重みを示す場合は同様に部分積発生器105の出
力を基準とする。）なお、扱われているデータはすべて
２の補数表現であるため、右シフトの場合は上位ビット
は符号拡張する。（以下同様） 同様に部分積発生器108,部分積発生器109,部分積発生
器110の出力がCSA113によって加算される。このとき、
部分積発生器108の出力はそのbit73が部分積発生器110
のbit69と加算されるように４ビット右シフトされ、部
分積発生器109の出力はそのbit71が部分積発生器110のb
it69と加算されるように２ビット右シフトされて加算さ
れる。シフトされていない部分積発生器110の出力はマ
ルチプレクサ104のbit10〜bit12をもとにしているた
め、bit0〜bit2をもとにしている部分積発生器105の出
力に対し、シフトなしで桁の重みが10ビット左にずれて
いる。よってこの加算でCSA113の出力は基準の210倍に
なる。
と同様にＢレジスタの倍数を発生し、それらの出力がCS
A112によって加算される。このとき、桁の重みを合わせ
るため、部分積発生器105の出力はそのbit73が部分積発
生器107のbit69と加算されるように４ビット右シフトさ
れ、部分積発生器106の出力はそのbit71が部分積発生器
105のbit69と加算されるように２ビット右シフトされて
加算される。この加算でCSA112の出力は基準となる部分
積発生器105の出力に対し、24倍になる。（以降、中間
データの重みを示す場合は同様に部分積発生器105の出
力を基準とする。）なお、扱われているデータはすべて
２の補数表現であるため、右シフトの場合は上位ビット
は符号拡張する。（以下同様） 同様に部分積発生器108,部分積発生器109,部分積発生
器110の出力がCSA113によって加算される。このとき、
部分積発生器108の出力はそのbit73が部分積発生器110
のbit69と加算されるように４ビット右シフトされ、部
分積発生器109の出力はそのbit71が部分積発生器110のb
it69と加算されるように２ビット右シフトされて加算さ
れる。シフトされていない部分積発生器110の出力はマ
ルチプレクサ104のbit10〜bit12をもとにしているた
め、bit0〜bit2をもとにしている部分積発生器105の出
力に対し、シフトなしで桁の重みが10ビット左にずれて
いる。よってこの加算でCSA113の出力は基準の210倍に
なる。
CSA114はCSA112の和出力とCSA118の桁上げ出力，和出
力を加算する。CSA118の和出力は、CSA112の和出力に対
し桁の重みが６ビット分右にずれている。桁の重みを一
致させるため、CSA118の和出力を右に６ビット、桁上げ
出力を右に５ビットシフトして加算する。（CSA118の出
力の桁の重みは後述）CSA114はCSA112の和出力をシフト
せずに使っているため、基準に対しCSA112と同じ24倍に
なる。
力を加算する。CSA118の和出力は、CSA112の和出力に対
し桁の重みが６ビット分右にずれている。桁の重みを一
致させるため、CSA118の和出力を右に６ビット、桁上げ
出力を右に５ビットシフトして加算する。（CSA118の出
力の桁の重みは後述）CSA114はCSA112の和出力をシフト
せずに使っているため、基準に対しCSA112と同じ24倍に
なる。
CSA115はCSA113の桁上げ出力，和出力とCSA112の桁上
げ出力を加算する。CSA112の桁上げ出力はCSA113の和出
力に対し、桁の重みが５ビット分右にずれているため、
右に５ビットシフトして加算する。また、CSA113の桁上
げ出力は和出力に対し、１ビット分の重みの差があるた
め、桁上げ出力を左に１ビットシフトして加算する。CS
A115はCSA113の和出力をシフトせずに使っているため、
基準に対しCSA113の同じ210倍になる。
げ出力を加算する。CSA112の桁上げ出力はCSA113の和出
力に対し、桁の重みが５ビット分右にずれているため、
右に５ビットシフトして加算する。また、CSA113の桁上
げ出力は和出力に対し、１ビット分の重みの差があるた
め、桁上げ出力を左に１ビットシフトして加算する。CS
A115はCSA113の和出力をシフトせずに使っているため、
基準に対しCSA113の同じ210倍になる。
CSA116はCSA114の桁上げ出力と和出力、およびCSA115
の和出力を加算する。CSA115の和出力と桁の重みを合わ
せるため、CSA114の桁上げ出力を右５ビットシフト、CS
A114の和出力を右ビットシフトして加算する。CSA116は
CSA115の和出力をシフトせずに使っているため、基準に
対してCSA115の同じ210倍になる。
の和出力を加算する。CSA115の和出力と桁の重みを合わ
せるため、CSA114の桁上げ出力を右５ビットシフト、CS
A114の和出力を右ビットシフトして加算する。CSA116は
CSA115の和出力をシフトせずに使っているため、基準に
対してCSA115の同じ210倍になる。
CSA117はCSA116の桁上げ出力と和出力、およびCSA115
の桁上げ出力を加算する。桁の重みを合わせるため、CS
A115とCSA116の桁上げ出力はを右１ビットシフト、CSA1
16の和出力を右２ビットシフトして加算する。このシフ
トと加算により、CSA117の出力は基準に対し212倍にな
る。
の桁上げ出力を加算する。桁の重みを合わせるため、CS
A115とCSA116の桁上げ出力はを右１ビットシフト、CSA1
16の和出力を右２ビットシフトして加算する。このシフ
トと加算により、CSA117の出力は基準に対し212倍にな
る。
CSA117の出力はマルチプレクサ119に入力される。実
行している演算が乗算であるため、マルチプレクサ119
はCSA117からのデータを選択し、CSA118に出力する。
行している演算が乗算であるため、マルチプレクサ119
はCSA117からのデータを選択し、CSA118に出力する。
CSA118は部分積発生器111の出力とマルチプレクサ119
の出力を加算する。ここで、部分積発生器111の出力は
マルチプレクサ104のbit12〜bit14をもとにしているた
め、bit0〜bit2をもとにしている部分積発生器105の出
力に対し、桁の重みが12ビット左にずれている。またCS
A117の出力も基準に対し212倍であるため、CSA117の桁
上げ出力のみを左１ビットシフトして加算する。CSA118
の出力はCSA117と同じく基準に対して212倍になる。
の出力を加算する。ここで、部分積発生器111の出力は
マルチプレクサ104のbit12〜bit14をもとにしているた
め、bit0〜bit2をもとにしている部分積発生器105の出
力に対し、桁の重みが12ビット左にずれている。またCS
A117の出力も基準に対し212倍であるため、CSA117の桁
上げ出力のみを左１ビットシフトして加算する。CSA118
の出力はCSA117と同じく基準に対して212倍になる。
以上が第１図の乗除算回路を乗算に使った場合の１ク
ロック内の動作である。第１図中に各CSAに入力される
中間データのシフト数と部分積発生器105の出力に対す
る各CSAの出力データの重みを示しておく。
ロック内の動作である。第１図中に各CSAに入力される
中間データのシフト数と部分積発生器105の出力に対す
る各CSAの出力データの重みを示しておく。
CSA118の出力はCSA114に帰還入力されるため、この動
作をマルチプレクサ104が５つの15ビットデータを選択
する動作にあわせて５回繰り返すことにより、Ａレジス
タの70ビットデータとＢレジスタの64ビットデータの積
が計算される。
作をマルチプレクサ104が５つの15ビットデータを選択
する動作にあわせて５回繰り返すことにより、Ａレジス
タの70ビットデータとＢレジスタの64ビットデータの積
が計算される。
なお、整数の２進データの場合は70ビット長データと
64ビット長データの積は134ビット長データとならなけ
ればならないが、第１図の回路は浮動小数点演算の仮数
部処理を仮定しているため、積の上位64ビットしか出力
しない。
64ビット長データの積は134ビット長データとならなけ
ればならないが、第１図の回路は浮動小数点演算の仮数
部処理を仮定しているため、積の上位64ビットしか出力
しない。
つぎに除算の動作を示す。第１図の回路は70ビット÷
64ビットの除算を行ない、１クロックごとに２ビットの
商を出力する。
64ビットの除算を行ない、１クロックごとに２ビットの
商を出力する。
まず、実行する演算が除算であるため、マルチプレク
サ119はCSA118からの桁上げ出力と和出力を選択するよ
う制御回路103により切り換えられ、マルチプレクサ121
は部分商発生器120の出力を選択するよう切り換えられ
る。よって、マルチプレクサ104,部分積発生器105〜11
0,CSA112〜117は使用されないが、部分積発生器111,CSA
118は乗算と兼用であるため使用する。
サ119はCSA118からの桁上げ出力と和出力を選択するよ
う制御回路103により切り換えられ、マルチプレクサ121
は部分商発生器120の出力を選択するよう切り換えられ
る。よって、マルチプレクサ104,部分積発生器105〜11
0,CSA112〜117は使用されないが、部分積発生器111,CSA
118は乗算と兼用であるため使用する。
第１クロックのみ、マルチプレクサ124はマルチプレ
クサ119に入力するための和出力としてＡレジスタ101の
上位64ビットを選択する。（上位に‘00'を付加して66
ビットデータとする。）また、桁上げ出力としてゼロを
マルチプレクサ119に入力する。CPA125はマルチプレク
サ124の桁上げ出力の上位８ビットと和出力の上位７ビ
ットを加算してレジスタ126に出力するため、第１クロ
ックの場合はＡレジスタに保持されている被除数の上位
７ビットがレジスタ126に保持されることになる。
クサ119に入力するための和出力としてＡレジスタ101の
上位64ビットを選択する。（上位に‘00'を付加して66
ビットデータとする。）また、桁上げ出力としてゼロを
マルチプレクサ119に入力する。CPA125はマルチプレク
サ124の桁上げ出力の上位８ビットと和出力の上位７ビ
ットを加算してレジスタ126に出力するため、第１クロ
ックの場合はＡレジスタに保持されている被除数の上位
７ビットがレジスタ126に保持されることになる。
部分商発生器120はＢレジスタに保持されている除数
の上位５ビットとレジスタ126に保持されている被除数
の上位６ビットから、第７図に示すような商と倍数を出
力する。この商は商レジスタ123を左２ビットシフトし
た値と加算され、再び商レジスタ123に保持されるが、
第１クロックの場合は商レジスタはゼロに初期化されて
いるため、部分商発生器120が出力した２ビット分の商
がそのまま保持されることになる。また、部分商発生器
120が出力した倍数はマルチプレクサ121により部分積発
生器111に入力され、部分積発生器111はＢレジスタ102
の−２倍，−１倍,0倍，＋１倍，もしくは＋２倍をCSA1
18に入力する。なお、被除数が正の正規化数である場合
には第１クロックでは必ず−１倍か−２倍になる。
の上位５ビットとレジスタ126に保持されている被除数
の上位６ビットから、第７図に示すような商と倍数を出
力する。この商は商レジスタ123を左２ビットシフトし
た値と加算され、再び商レジスタ123に保持されるが、
第１クロックの場合は商レジスタはゼロに初期化されて
いるため、部分商発生器120が出力した２ビット分の商
がそのまま保持されることになる。また、部分商発生器
120が出力した倍数はマルチプレクサ121により部分積発
生器111に入力され、部分積発生器111はＢレジスタ102
の−２倍，−１倍,0倍，＋１倍，もしくは＋２倍をCSA1
18に入力する。なお、被除数が正の正規化数である場合
には第１クロックでは必ず−１倍か−２倍になる。
CSA118は部分積発生器111の出力するＢレジスタの−
１倍，または−２倍とマルチプレクサ119の出力するＡ
レジスタの内容を加算し、次のクロックのための部分剰
余をマルチプレクサ124に出力する。
１倍，または−２倍とマルチプレクサ119の出力するＡ
レジスタの内容を加算し、次のクロックのための部分剰
余をマルチプレクサ124に出力する。
以上で、商の上位２ビットが得られる。
第２クロック以降は、マルチプレクサ124はマルチプ
レクサ119に入力するための桁上げ出力および和出力と
してCSA118の出力を選択する。CPA125はマルチプレクサ
124の桁上げ出力の上位８ビットと和出力の上位７ビッ
トを加算してレジスタ126に出力するため、第２クロッ
ク以降は部分剰余の上位７ビットがレジスタ126に保持
される。なお、CPA125は７ビット幅であるため、桁上げ
出力の最上位１ビットはCPA125に入力しない。
レクサ119に入力するための桁上げ出力および和出力と
してCSA118の出力を選択する。CPA125はマルチプレクサ
124の桁上げ出力の上位８ビットと和出力の上位７ビッ
トを加算してレジスタ126に出力するため、第２クロッ
ク以降は部分剰余の上位７ビットがレジスタ126に保持
される。なお、CPA125は７ビット幅であるため、桁上げ
出力の最上位１ビットはCPA125に入力しない。
部分商発生器120はＢレジスタに保持されている除数
の上位５ビットとレジスタ126に保持されている部分剰
余の上位６ビットから、第７図に示すような商と倍数を
出力する。この商は商レジスタ123を左２ビットシフト
した値と加算され、再び商レジスタ123に保持される。
また、部分商発生器120が出力した倍数はマルチプレク
サ121により部分積発生器111に入力され、部分積発生器
111はＢレジスタ102の−２倍，−１倍,0倍，＋１倍，も
しくは＋２倍をCSA118に入力する。
の上位５ビットとレジスタ126に保持されている部分剰
余の上位６ビットから、第７図に示すような商と倍数を
出力する。この商は商レジスタ123を左２ビットシフト
した値と加算され、再び商レジスタ123に保持される。
また、部分商発生器120が出力した倍数はマルチプレク
サ121により部分積発生器111に入力され、部分積発生器
111はＢレジスタ102の−２倍，−１倍,0倍，＋１倍，も
しくは＋２倍をCSA118に入力する。
CSA118は部分積発生器111の出力とマルチプレクサ119
の出力する部分剰余を加算し、次のクロックのための部
分剰余をマルチプレクサ124に出力する。
の出力する部分剰余を加算し、次のクロックのための部
分剰余をマルチプレクサ124に出力する。
第３クロック以降もこの動作を繰り返し、１クロック
ごとに２ビットずつの商が商レジスタ123に蓄積され
て、Ａレジスタ÷Ｂレジスタの商が計算される。
ごとに２ビットずつの商が商レジスタ123に蓄積され
て、Ａレジスタ÷Ｂレジスタの商が計算される。
本発明により、乗算と除算それぞれに専用のハードウ
ェアを用意した場合と同等の演算速度を持つ乗除算回路
がより少ないハードウェアで実現できる。
ェアを用意した場合と同等の演算速度を持つ乗除算回路
がより少ないハードウェアで実現できる。
第１図は本発明の乗除算回路のブロック図、第２図はマ
ルチプレクサ104によるＡレジスタの分割位置、第３図
は従来の乗算器の例、第４図は14ビット乗数データの分
割位置、第５図は倍数選択信号と倍数の対応表、第６図
は従来の乗算器の例、第７図は部分商発生器の部分商発
生パターン、第８図はビット位置を示す番号の説明図で
ある。 101は被乗数または被除数を保持するＡレジスタ,102は
乗数または除数を保持するＢレジスタ、103は制御回路,
104はＡレジスタ101の中の15ビットを５通りの位置から
選択するマルチプレクサ,105〜111は部分積発生器,112
〜118は桁上げ保存加算器（CSA）,119は乗算か除算かに
よってCSA118とCSA117のいずれかを選択するマルチプレ
クサ,120は部分商発生器,121は乗算か除算かによってマ
ルチプレクサ104と部分商発生器120のいずれかを選択す
るマルチプレクサ,122は商を累算するための桁上げ伝搬
加算器（CPA）,123は商レジスタ,124は除算の最初のク
ロックか第２クロック以降かによりＡレジスタ101とCSA
118のいずれかを選択するマルチプレクサ,125は部分剰
余の上位７ビットを計算するためのCPA,126は部分剰余
の上位７ビットを保持するレジスタ。
ルチプレクサ104によるＡレジスタの分割位置、第３図
は従来の乗算器の例、第４図は14ビット乗数データの分
割位置、第５図は倍数選択信号と倍数の対応表、第６図
は従来の乗算器の例、第７図は部分商発生器の部分商発
生パターン、第８図はビット位置を示す番号の説明図で
ある。 101は被乗数または被除数を保持するＡレジスタ,102は
乗数または除数を保持するＢレジスタ、103は制御回路,
104はＡレジスタ101の中の15ビットを５通りの位置から
選択するマルチプレクサ,105〜111は部分積発生器,112
〜118は桁上げ保存加算器（CSA）,119は乗算か除算かに
よってCSA118とCSA117のいずれかを選択するマルチプレ
クサ,120は部分商発生器,121は乗算か除算かによってマ
ルチプレクサ104と部分商発生器120のいずれかを選択す
るマルチプレクサ,122は商を累算するための桁上げ伝搬
加算器（CPA）,123は商レジスタ,124は除算の最初のク
ロックか第２クロック以降かによりＡレジスタ101とCSA
118のいずれかを選択するマルチプレクサ,125は部分剰
余の上位７ビットを計算するためのCPA,126は部分剰余
の上位７ビットを保持するレジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−162030（ＪＰ，Ａ)
Claims (1)
- 【請求項１】被乗数または被除数を保持する第１のレジ
スタと、乗数または除数を保持する第２のレジスタと、
複数の部分積発生器と、桁上げ保存加算器群と、最終段
の桁上げ保存加算器と、マルチプレクサと、部分商発生
器とを有し、乗算を行なう場合には、前記桁上げ保存加
算器群の出力を前記最終段の桁上げ保存加算器に入力す
るよう前記マルチプレクサを制御し、除算を行なう場合
には、前記最終段の桁上げ保存加算器の出力を前記最終
段の桁上げ保存加算器に帰還させるよう前記マルチプレ
クサを制御することを特徴とする乗除算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158595A JP2710412B2 (ja) | 1989-06-20 | 1989-06-20 | 乗除算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158595A JP2710412B2 (ja) | 1989-06-20 | 1989-06-20 | 乗除算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322133A JPH0322133A (ja) | 1991-01-30 |
| JP2710412B2 true JP2710412B2 (ja) | 1998-02-10 |
Family
ID=15675120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158595A Expired - Lifetime JP2710412B2 (ja) | 1989-06-20 | 1989-06-20 | 乗除算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710412B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1008026B1 (en) * | 1997-05-04 | 2007-09-05 | M-Systems Flash Disk Pioneers Ltd. | Improved apparatus & method for modular multiplication & exponentiation based on montgomery multiplication |
| JP4714592B2 (ja) * | 2006-01-24 | 2011-06-29 | 株式会社エクセディ | クラッチカバー組立体 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162030A (en) * | 1981-03-31 | 1982-10-05 | Toshiba Corp | Multiplying and dividing circuit |
-
1989
- 1989-06-20 JP JP1158595A patent/JP2710412B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322133A (ja) | 1991-01-30 |
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Legal Events
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|---|---|---|---|
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