JPH0322133A - 乗除算回路 - Google Patents
乗除算回路Info
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- JPH0322133A JPH0322133A JP1158595A JP15859589A JPH0322133A JP H0322133 A JPH0322133 A JP H0322133A JP 1158595 A JP1158595 A JP 1158595A JP 15859589 A JP15859589 A JP 15859589A JP H0322133 A JPH0322133 A JP H0322133A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に関し、特に数値演算を行なう
マイクロプロセッサに関する。
マイクロプロセッサに関する。
数値演算プロセッサにおいては、浮動小数点数演算など
の場合に語長の長いデータに対する乗算や除算が必要と
なる。これらの演算を論理回路のみで構或しようとする
と著しく回路規模が大きくなる為、通常は部分積もしく
は部分剰余を計算するハードウェアのみを用意し、マイ
クロプログラム制御によりそのハードウェアを繰り返し
使用して多ビット長乗除算を行なう方法を採る。
の場合に語長の長いデータに対する乗算や除算が必要と
なる。これらの演算を論理回路のみで構或しようとする
と著しく回路規模が大きくなる為、通常は部分積もしく
は部分剰余を計算するハードウェアのみを用意し、マイ
クロプログラム制御によりそのハードウェアを繰り返し
使用して多ビット長乗除算を行なう方法を採る。
この場合の部分積と部分余剰を計算する回路の従来例を
以下に示す。
以下に示す。
第３図にＢｏｏｔｈのアルゴリズムを使ったＣＳＡツリ
ー型の６４ビット×１４ビット乗算器を示す。
ー型の６４ビット×１４ビット乗算器を示す。
以下、第３図の乗算器の構成と動作を簡単に説明する。
被乗数レジスタ３０１が保持する１４ビットのデータは
第４図に示すように最下位のさらに下にｌビ，トの゜Ｏ
゜が拡張された後、下位から順に３ビットずつ、１ビッ
トを重複させながら７分割される。それぞれの３ビット
データは部分積発生器３０５〜部分積発生器３１１に与
えられ、それぞれの３ビット入力に対応した乗数の倍数
を発生する。第５図に３ビットのパターンと被乗数の倍
数の対応表を示す。
第４図に示すように最下位のさらに下にｌビ，トの゜Ｏ
゜が拡張された後、下位から順に３ビットずつ、１ビッ
トを重複させながら７分割される。それぞれの３ビット
データは部分積発生器３０５〜部分積発生器３１１に与
えられ、それぞれの３ビット入力に対応した乗数の倍数
を発生する。第５図に３ビットのパターンと被乗数の倍
数の対応表を示す。
桁上げ保存加算器（Ｃａｒｒｙ Ｓａｖｅ Ａｄｄｅｒ
：以下、ＣＳＡと略称する）３１２には部分積発生器
３０５，部分積発生器３０６，部分積発生器３０７の出
力が入力されるが、そのとき、それぞれの値の重みに応
じて２ビットずつずれて入力されるよう、結線する。Ｃ
ＳＡ３ １ ３も同様に部分積発生器３０８，部分積発
生器３０９，部分積発生器３１０の出力を２ビットずつ
ずらして加算する。
：以下、ＣＳＡと略称する）３１２には部分積発生器
３０５，部分積発生器３０６，部分積発生器３０７の出
力が入力されるが、そのとき、それぞれの値の重みに応
じて２ビットずつずれて入力されるよう、結線する。Ｃ
ＳＡ３ １ ３も同様に部分積発生器３０８，部分積発
生器３０９，部分積発生器３１０の出力を２ビットずつ
ずらして加算する。
以下、ＣＳＡ３ １ ４〜ＣＳＡ３ １ ８をそれぞれ
桁の重みが一致するようにビット位置をシフトして結線
することにより、乗数レジスタ３０２の６４ビットデー
タと被乗数レジスタ３０１の１４ビットデータの乗算結
果が和と桁上げ分を分離した形でＣＳＡ３ １ ８から
出力される。また、被乗数のビット幅を拡張する場合に
は、ＣＳＡ３ １ ８からＣＳＡ３ １ ４への帰還ル
ープを使ってこのＣＳＡツリーをｎ回動作させることに
より１４×ｎビットの被乗数を扱うことができる。
桁の重みが一致するようにビット位置をシフトして結線
することにより、乗数レジスタ３０２の６４ビットデー
タと被乗数レジスタ３０１の１４ビットデータの乗算結
果が和と桁上げ分を分離した形でＣＳＡ３ １ ８から
出力される。また、被乗数のビット幅を拡張する場合に
は、ＣＳＡ３ １ ８からＣＳＡ３ １ ４への帰還ル
ープを使ってこのＣＳＡツリーをｎ回動作させることに
より１４×ｎビットの被乗数を扱うことができる。
第６図にＳＲＴ除算アルゴリズムを使った除算器を示す
。ＳＲＴ除算アルゴリズムについては「コンピュータの
高速演算方式／近代科学社」Ｐ２２７〜Ｐ２３６を参考
にされたい。
。ＳＲＴ除算アルゴリズムについては「コンピュータの
高速演算方式／近代科学社」Ｐ２２７〜Ｐ２３６を参考
にされたい。
以下、第６図の除算器の動作を簡単に説明する．まず、
１回目のノレープではマノレチプレクサ６２４により被
除数レジスタ６０１からの出力が選択され、ＣＳＡ６
１ ８に入力される。このとき、マルチプレクサ６２４
のキャリー出力上位８ビットを左１ビットシフトしたデ
ータの和出力の上位７ビットを桁上げ伝搬加算器（Ｃａ
ｒｒｙ ＰｒｏｐａｇａｔｅＡｄｄｅｒ ：以下ＣＰＡ
と略称する）６２５により加算し、部分剰余の上位ビッ
トとしてレジスタ６２６に入力する。部分商発生器６２
０は除数レジスタ６０２の上位５ビットとレジスタ６２
６の上位６ビットにより第７図に示すマップに従って２
ビット分の部分商を発生し、商レジスタ６２３に加算す
るとともに、除数レジスタ６０２の倍数を選択してＣＳ
Ａ６ １ ８に入力し、被除数との加算を行なって新し
い部分剰余を求める。
１回目のノレープではマノレチプレクサ６２４により被
除数レジスタ６０１からの出力が選択され、ＣＳＡ６
１ ８に入力される。このとき、マルチプレクサ６２４
のキャリー出力上位８ビットを左１ビットシフトしたデ
ータの和出力の上位７ビットを桁上げ伝搬加算器（Ｃａ
ｒｒｙ ＰｒｏｐａｇａｔｅＡｄｄｅｒ ：以下ＣＰＡ
と略称する）６２５により加算し、部分剰余の上位ビッ
トとしてレジスタ６２６に入力する。部分商発生器６２
０は除数レジスタ６０２の上位５ビットとレジスタ６２
６の上位６ビットにより第７図に示すマップに従って２
ビット分の部分商を発生し、商レジスタ６２３に加算す
るとともに、除数レジスタ６０２の倍数を選択してＣＳ
Ａ６ １ ８に入力し、被除数との加算を行なって新し
い部分剰余を求める。
２回目以降のループではマルチプレクサ６２４によりＣ
ＳＡ６ １ ８からの出力が選択され、ＣＳＡ６１８に
帰還入力される。部分商発生器６２０は除数レジスタ６
０２の上位５ビットとレジスタ６２６の上位６ビットに
より第７図に示すマップに従って２ビット分の部分商を
発生し、商レジスタ６２３に加算するとともに、除数レ
ジスタの倍数を選択してＣＳＡ６ １ ８に入力し、部
分剰余との加算を行なって新しい部分剰余を求める。こ
の動作をｎ回繰り返すことにより２ビットの商が求めら
れる。
ＳＡ６ １ ８からの出力が選択され、ＣＳＡ６１８に
帰還入力される。部分商発生器６２０は除数レジスタ６
０２の上位５ビットとレジスタ６２６の上位６ビットに
より第７図に示すマップに従って２ビット分の部分商を
発生し、商レジスタ６２３に加算するとともに、除数レ
ジスタの倍数を選択してＣＳＡ６ １ ８に入力し、部
分剰余との加算を行なって新しい部分剰余を求める。こ
の動作をｎ回繰り返すことにより２ビットの商が求めら
れる。
従来のマイクロプロセッサでは高速な乗算と除算機能を
実現するためには従来例に示した乗算器と除算器の両方
を用意する必要があり、ハードウェア量が増大するとい
う欠点を有していた。
実現するためには従来例に示した乗算器と除算器の両方
を用意する必要があり、ハードウェア量が増大するとい
う欠点を有していた。
本発明の乗除算回路は、被乗数または被除数を保存する
第１のレジスタと、乗数または除数を保持する第２のレ
ジスタと、複数の部分積発生器と、複数の桁上げ保存加
算器と、マルチプレクサと、部分商発生器とを有してい
る。
第１のレジスタと、乗数または除数を保持する第２のレ
ジスタと、複数の部分積発生器と、複数の桁上げ保存加
算器と、マルチプレクサと、部分商発生器とを有してい
る。
つまり、乗算器を構或するＣＳＡツリーの途中にマルチ
プレクサを追加することにより、乗算器のハードウェア
の一部を除算器と共通にし、少ないハードウェアで高速
な乗除算を可能にしている。
プレクサを追加することにより、乗算器のハードウェア
の一部を除算器と共通にし、少ないハードウェアで高速
な乗除算を可能にしている。
以下、図面を参照しながら本発明の詳細を述べる。
第１図に本発明の乗除算器の構或を示す。
１０１は被乗数または被除数を保持する７０ビ，ト幅の
Ａレジスタ、１０２は乗数または除数を保持する６４ビ
ット幅のＢレジスタ、１０３は制御回路である。１０４
はマルチプレクサであり、Ａレジスタ１０１の中から１
５ビットを第２図に示す５通りの位置から選択して出力
する。
Ａレジスタ、１０２は乗数または除数を保持する６４ビ
ット幅のＢレジスタ、１０３は制御回路である。１０４
はマルチプレクサであり、Ａレジスタ１０１の中から１
５ビットを第２図に示す５通りの位置から選択して出力
する。
１０５〜１１１は部分積発生器であり、１０５にはマル
チプレクサ１０４の出力からｂｉｔＯ〜ｂｉｔ ２の３
ビットが入力されており、同様に１０６にはｂｉｔ ２
〜ｂｉｔ４，１０７にはｂｉｔ ４〜ｂｉｔ６，１０８
に｝！ｂｉｔ ６〜ｂｉｔ ８ ， １ ０ ！ｌＪニ
＋！ｂｉｔ ８〜ｂｉｔ １ ０ ，１１０にはｂｉｔ
ｌＯ〜ｂｉｔ１ ２， １ １ １にはｂｉｔ１２〜
ｂｉｔｌ４がそれぞれマルチプレクサ１０４から入力さ
れている。また、各々の部分積発生器は６４ビット幅の
データも入力され、マルチプレクサ１０４からの３ビッ
トの入力に応じ、第５図に示す対応で６４ビットデータ
の倍数を２の補数形式で出力する。
チプレクサ１０４の出力からｂｉｔＯ〜ｂｉｔ ２の３
ビットが入力されており、同様に１０６にはｂｉｔ ２
〜ｂｉｔ４，１０７にはｂｉｔ ４〜ｂｉｔ６，１０８
に｝！ｂｉｔ ６〜ｂｉｔ ８ ， １ ０ ！ｌＪニ
＋！ｂｉｔ ８〜ｂｉｔ １ ０ ，１１０にはｂｉｔ
ｌＯ〜ｂｉｔ１ ２， １ １ １にはｂｉｔ１２〜
ｂｉｔｌ４がそれぞれマルチプレクサ１０４から入力さ
れている。また、各々の部分積発生器は６４ビット幅の
データも入力され、マルチプレクサ１０４からの３ビッ
トの入力に応じ、第５図に示す対応で６４ビットデータ
の倍数を２の補数形式で出力する。
１１２〜１ｌ８は桁上げ保存加算器（Ｃａｒｒｙ Ｓａ
ｖｅ Ａｄｄｅｒ ：以下ＣＳＡと略称する）であり、
３人力の６６ビット幅データ（２の補数表現と桁上げを
考慮して６４ではなく６６ビット）を加算して各ビット
の桁上げを上位桁に伝搬させずに和と桁上げ情報を６６
ビットずつ分けて出力する。
ｖｅ Ａｄｄｅｒ ：以下ＣＳＡと略称する）であり、
３人力の６６ビット幅データ（２の補数表現と桁上げを
考慮して６４ではなく６６ビット）を加算して各ビット
の桁上げを上位桁に伝搬させずに和と桁上げ情報を６６
ビットずつ分けて出力する。
１１９はマルチプレクサであり、乗算を行なう場合には
ＣＳＡ１１７から２つの６６ビット出力を選択し、除算
を行なう場合にはマルチプレクサ１２４からの２つの６
６ビット出力を選択するよう、制御回路１０３により制
御される。
ＣＳＡ１１７から２つの６６ビット出力を選択し、除算
を行なう場合にはマルチプレクサ１２４からの２つの６
６ビット出力を選択するよう、制御回路１０３により制
御される。
１２０は部分商発生器であり、レジスタ１２６の上位６
ビットとＢレジスタ１０２の上位５ビットから第７図に
示すマップに従って２の補数表現の６６ビットデータの
部分商と３ビットの倍数選択信号を発生する。
ビットとＢレジスタ１０２の上位５ビットから第７図に
示すマップに従って２の補数表現の６６ビットデータの
部分商と３ビットの倍数選択信号を発生する。
１２１はマルチプレクサであり、乗算の場合にはマルチ
プレクサ１０４の出力のｂｉｔ１２〜１４を選択し、除
算の場合には部分商発生器１２００倍数選択信号を選択
して部分商発生器１１１へ入力する。
プレクサ１０４の出力のｂｉｔ１２〜１４を選択し、除
算の場合には部分商発生器１２００倍数選択信号を選択
して部分商発生器１１１へ入力する。
１２２は６６ビットの桁上げ伝搬加算器（Ｃａｒｒｙ
Ｐｒｏｐａｇａｔｅ Ａｄｄｅｉ ：以下、ＣＰＡと略
称する）であり、部分商発生器１２０が出力する部分商
を商レジスタ１２３に累算する．このとき、商レジスタ
１２３の内容は左２ビットシフトされてＣＰＡ１２２に
入力される。
Ｐｒｏｐａｇａｔｅ Ａｄｄｅｉ ：以下、ＣＰＡと略
称する）であり、部分商発生器１２０が出力する部分商
を商レジスタ１２３に累算する．このとき、商レジスタ
１２３の内容は左２ビットシフトされてＣＰＡ１２２に
入力される。
１２４はマルチプレクサであり、除算ループの第１回目
のみ、桁上げデータとしてゼロを、和データとしてＡレ
ジスタ１０１の上位６４ビットの内容を選択し、２回目
以降は桁上げデータ，和データともにＣＳＡＩ １ ８
の出力を選択するよう、制御回路１０３により制御され
る。
のみ、桁上げデータとしてゼロを、和データとしてＡレ
ジスタ１０１の上位６４ビットの内容を選択し、２回目
以降は桁上げデータ，和データともにＣＳＡＩ １ ８
の出力を選択するよう、制御回路１０３により制御され
る。
１２５は７ビットのＣＰＡであり、マルチプレクサ１２
４の桁上げデータ出力の上位８ビットを左１ビットシフ
トしたものとマルチプレクサ１２４の和データ出力の上
位７ビットを加算してレジスタ１２６に入力する。
４の桁上げデータ出力の上位８ビットを左１ビットシフ
トしたものとマルチプレクサ１２４の和データ出力の上
位７ビットを加算してレジスタ１２６に入力する。
１２６は部分商発生器１２０のために部分剰余の上位７
ビットを保持するレジスタである。部分商発生器１２０
は部分剰余の上位６ビ，トな使用するが、下位ビットか
らの桁上げを考慮してＣＰＡ１２５とレジスタ１２６は
１ビット幅用意する。
ビットを保持するレジスタである。部分商発生器１２０
は部分剰余の上位６ビ，トな使用するが、下位ビットか
らの桁上げを考慮してＣＰＡ１２５とレジスタ１２６は
１ビット幅用意する。
次に本発明の動作を説明する。
まず乗算の動作を示す。第１図の回路は７０ビット×６
４ビットの乗算を５クロックで実行する。
４ビットの乗算を５クロックで実行する。
まず、第ｌクロックでマルチプレクサ１０４はＡレジス
タのｂｉｔ１７〜ｂｉｔ ４０１４ビットとｂｉｔ４の
下位にｌビットのゼロを拡張した１５ビットを選択する
。（Ａレジスタ，Ｂレジスタ，およびＣＳＡツリ一途中
でのビット位置を示す番号は第８図を参照のこと） マルチプレクサ１０４の出力のｂｉｔ ２〜ｂｉｔ Ｏ
の３ビットは部分積発生器１０５に入力される。
タのｂｉｔ１７〜ｂｉｔ ４０１４ビットとｂｉｔ４の
下位にｌビットのゼロを拡張した１５ビットを選択する
。（Ａレジスタ，Ｂレジスタ，およびＣＳＡツリ一途中
でのビット位置を示す番号は第８図を参照のこと） マルチプレクサ１０４の出力のｂｉｔ ２〜ｂｉｔ Ｏ
の３ビットは部分積発生器１０５に入力される。
部分積発生器１０５は第５図に示した対応でＢレジスタ
の−２倍，−１倍，０倍，＋１倍，もしくは＋２倍を３
ビット入力に従って発生する。
の−２倍，−１倍，０倍，＋１倍，もしくは＋２倍を３
ビット入力に従って発生する。
ここで本発明が用いている２次のＢｏｏ ｔ ｈアルゴ
リズムを説明する。まず、第１図におけるすべての部分
積発生器は基本的には３ビット人カの上位２ビット分を
Ｏから３の倍数とみなし、Ｂレジスタの０倍から３倍の
値を発生するものであると考える。Ａレジスタを２ビッ
トずつ切り出し、それぞれの２ビットに対して乗数００
〜３倍を発生してそれらを２ビットずつシフトして加え
合わせればＡレジスタとＢレジスタの積が計算できる。
リズムを説明する。まず、第１図におけるすべての部分
積発生器は基本的には３ビット人カの上位２ビット分を
Ｏから３の倍数とみなし、Ｂレジスタの０倍から３倍の
値を発生するものであると考える。Ａレジスタを２ビッ
トずつ切り出し、それぞれの２ビットに対して乗数００
〜３倍を発生してそれらを２ビットずつシフトして加え
合わせればＡレジスタとＢレジスタの積が計算できる。
が、（１，１倍，２倍は乗数データのマスクとシフトの
みで可能であるが３倍はシフトのみでは発生できず、生
戒に時間がかかってしまう。そこで２倍と３倍は次の部
分積発生に＋４倍を貸すことにしてそれぞれ−２倍（＝
＋２倍−４倍），−１倍（＝＋３倍−４倍）としておく
。モしてＡレジスタから切り出す倍数のビット長を２ビ
ットずつではなく、前回の倍数の最上位ｌビットを最下
位１ビットとしてもう一度使うように３ビットとし、前
回の部分積発生で借りた＋４倍（２ビットずれているた
め、ここでは＋１倍になる）を最下位ビットで判断し、
＋ｌ倍増やすことによって借りた分を返す。
みで可能であるが３倍はシフトのみでは発生できず、生
戒に時間がかかってしまう。そこで２倍と３倍は次の部
分積発生に＋４倍を貸すことにしてそれぞれ−２倍（＝
＋２倍−４倍），−１倍（＝＋３倍−４倍）としておく
。モしてＡレジスタから切り出す倍数のビット長を２ビ
ットずつではなく、前回の倍数の最上位ｌビットを最下
位１ビットとしてもう一度使うように３ビットとし、前
回の部分積発生で借りた＋４倍（２ビットずれているた
め、ここでは＋１倍になる）を最下位ビットで判断し、
＋ｌ倍増やすことによって借りた分を返す。
このように乗算を行なうため、第５図の倍数データは“
１００′は＋２倍でなく−２倍にむり、’１ １ ０’
は＋３倍でなく−１倍になっている。
１００′は＋２倍でなく−２倍にむり、’１ １ ０’
は＋３倍でなく−１倍になっている。
そして最下位ビットが゛１′の場合には゛０′の場合に
対して＋１ずつ多くなっている。
対して＋１ずつ多くなっている。
部分積発生器１０６，部分積発生器１０７も部分積発生
器１０５と同様にＢレジスタの倍数を発生し、それらの
出力がＣＳＡＩ Ｌ ２によって加算される。このとき
、桁の重みを合わせるため、部分積発生器１０５の出力
はそのｂｉｔ７３が部分積発生器１０７のｂｉｔ６９と
加算されるように４ビット右シフトされ、部分積発生器
１０６の出力はそのｂｉｔ７１が部分積発生器１０５の
ｂｉｔ６９と加算されるように２ビット右シフトされて
加算される。この加算でＯＳＡＩ １ ２の出力は基準
となる部分積発生器１０５の出力に対し、２４倍になる
。（以降、中間データの重みを示す場合は同様に部分積
発生器１０５の出力を基準とする。）なお、扱われてい
るデータはすべて２の補数表現であるため、右シフトの
場合は上位ビットは符号拡張する。（以下同様） 同様に部分積発生器１０８，部分積発生器１０９，部分
積発生器１１０の出力がＣＳＡＩ １ ３によって加算
される．このとき、部分積発生器１０８の出力はそのｂ
ｉｔ７３が部分積発生器１１０のｂｉｔ６９と加算され
るように４ビット右シフトされ、部分積発生器１０９の
出力はそのｂｉｔ７１が部分積発生器１１０のｂｉｔ６
９と加算されるように２ビット右シフトされて加算され
る。シフトされていない部分積発生器１１０の出力はマ
ルチプレクサ１０４のｂｉｔｌｏ〜ｂｉｔｌ２をもとに
しているため、ｂｔｔｏ〜ｂｉｔ ２をもとにしている
部分積発生器１０５の出力に対し、シフトなしで桁の重
みがｌＯビット左にずれている。よってこの加算でＣＳ
ＡＩ １ ３の出力は基準の２１０倍になる。
器１０５と同様にＢレジスタの倍数を発生し、それらの
出力がＣＳＡＩ Ｌ ２によって加算される。このとき
、桁の重みを合わせるため、部分積発生器１０５の出力
はそのｂｉｔ７３が部分積発生器１０７のｂｉｔ６９と
加算されるように４ビット右シフトされ、部分積発生器
１０６の出力はそのｂｉｔ７１が部分積発生器１０５の
ｂｉｔ６９と加算されるように２ビット右シフトされて
加算される。この加算でＯＳＡＩ １ ２の出力は基準
となる部分積発生器１０５の出力に対し、２４倍になる
。（以降、中間データの重みを示す場合は同様に部分積
発生器１０５の出力を基準とする。）なお、扱われてい
るデータはすべて２の補数表現であるため、右シフトの
場合は上位ビットは符号拡張する。（以下同様） 同様に部分積発生器１０８，部分積発生器１０９，部分
積発生器１１０の出力がＣＳＡＩ １ ３によって加算
される．このとき、部分積発生器１０８の出力はそのｂ
ｉｔ７３が部分積発生器１１０のｂｉｔ６９と加算され
るように４ビット右シフトされ、部分積発生器１０９の
出力はそのｂｉｔ７１が部分積発生器１１０のｂｉｔ６
９と加算されるように２ビット右シフトされて加算され
る。シフトされていない部分積発生器１１０の出力はマ
ルチプレクサ１０４のｂｉｔｌｏ〜ｂｉｔｌ２をもとに
しているため、ｂｔｔｏ〜ｂｉｔ ２をもとにしている
部分積発生器１０５の出力に対し、シフトなしで桁の重
みがｌＯビット左にずれている。よってこの加算でＣＳ
ＡＩ １ ３の出力は基準の２１０倍になる。
ＯＳＡ１１４はＯＳＡＩ １ ２の和出力とＯＳＡ１１
８の桁上げ出力，和出力を加算する。ＣＳＡ１１８の和
出力は、ＯＳＡ１１２の和出力に対し桁の重みが６ビッ
ト分右にずれている。桁の重みを一致させるため、ＯＳ
Ａ１１８の和出力を右に６ビット、桁上げ出力を右に５
ビットシフトして加算する。（ＯＳＡ１１８の出力の桁
の重みは後述）ＣＳＡ１１４はＣＳＡ１１２の和出力を
シフトせずに使っているため、基準に対しＣＳＡＩ １
２と同じ２４倍になる． ＯＳＡＩ １ ５はＣＳＡＩ １ ３の桁上げ出力，和
出力とＯＳＡＩ １ ２の桁上げ出力を加算する。ＣＳ
Ａｌ１２の桁上げ出力はＣＳＡ１１３の和出力に対し、
桁の重みが５ビット分右にずれているため、右に５ビッ
トシフトして加算する。また、ＣＳＡ１１３の桁上げ出
力は和出力に対し、１ビット分の重みの差があるため、
桁上げ出力を左に１ビットシフトして加算する。ＯＳＡ
Ｉ １ ５はＣＳＡ１１３の和出力をシフトせずに使っ
ているため、基準に対しＣＳＡＩ １ ３の同じ２１０
倍になる。
８の桁上げ出力，和出力を加算する。ＣＳＡ１１８の和
出力は、ＯＳＡ１１２の和出力に対し桁の重みが６ビッ
ト分右にずれている。桁の重みを一致させるため、ＯＳ
Ａ１１８の和出力を右に６ビット、桁上げ出力を右に５
ビットシフトして加算する。（ＯＳＡ１１８の出力の桁
の重みは後述）ＣＳＡ１１４はＣＳＡ１１２の和出力を
シフトせずに使っているため、基準に対しＣＳＡＩ １
２と同じ２４倍になる． ＯＳＡＩ １ ５はＣＳＡＩ １ ３の桁上げ出力，和
出力とＯＳＡＩ １ ２の桁上げ出力を加算する。ＣＳ
Ａｌ１２の桁上げ出力はＣＳＡ１１３の和出力に対し、
桁の重みが５ビット分右にずれているため、右に５ビッ
トシフトして加算する。また、ＣＳＡ１１３の桁上げ出
力は和出力に対し、１ビット分の重みの差があるため、
桁上げ出力を左に１ビットシフトして加算する。ＯＳＡ
Ｉ １ ５はＣＳＡ１１３の和出力をシフトせずに使っ
ているため、基準に対しＣＳＡＩ １ ３の同じ２１０
倍になる。
ＣＳＡＩ １ ６はＣＳＡＩ １ ４の桁上げ出力と和
出力、およびＯＳＡＩ １ ５の和出力を加算する。
出力、およびＯＳＡＩ １ ５の和出力を加算する。
ＣＳＡＩ １ ５の和出力と桁の重みを合わせるため、
ＯＳＡ１１４の桁上げ出力を右５ビットシフト、ＣＳＡ
Ｉ １ ４の和出力を右６ビットシフトして加算する．
ＯＳＡ１１６はＣＳＡＩ １ ５の和出力をシフトせず
に使っているため、基準に対しＣＳＡ１１５と同じ２１
０倍になる。
ＯＳＡ１１４の桁上げ出力を右５ビットシフト、ＣＳＡ
Ｉ １ ４の和出力を右６ビットシフトして加算する．
ＯＳＡ１１６はＣＳＡＩ １ ５の和出力をシフトせず
に使っているため、基準に対しＣＳＡ１１５と同じ２１
０倍になる。
ＯＳＡＩ １ ７はＣＳＡＩ １ ６の桁上げ出力と和
出力、およびＯＳＡＩ １ ５の桁上げ出力を加算する
。桁の重みを合わせるため、ＣＳＡＩ １５とＣＳＡ１
１６の桁上げ出力を右１ビットシフト、ＣＳＡ１１６の
和出力を右２ビットシフトして加算する。このシフトと
加算により、ＣＳＡＩ １ ７の出力は基準に対し２１
２倍になる。
出力、およびＯＳＡＩ １ ５の桁上げ出力を加算する
。桁の重みを合わせるため、ＣＳＡＩ １５とＣＳＡ１
１６の桁上げ出力を右１ビットシフト、ＣＳＡ１１６の
和出力を右２ビットシフトして加算する。このシフトと
加算により、ＣＳＡＩ １ ７の出力は基準に対し２１
２倍になる。
ＯＳＡＩ １ ７の出力はマルチプレクサ１１９に入力
される。実行している演算が乗算であるため、マルチプ
レクサ１１９はＯＳＡＩ １ ７からのデータを選択し
、ＣＳＡ１１８に出力する。
される。実行している演算が乗算であるため、マルチプ
レクサ１１９はＯＳＡＩ １ ７からのデータを選択し
、ＣＳＡ１１８に出力する。
ＯＳＡｌ ｔ ８は部分積発生器１１１の出力とマルチ
プレクサ１１９の出力を加算する。ここで、部分積発生
器１１１の出力はマルチプレクサ１０４０ｂｉｔ１２〜
ｂｉｔｌ４をもとにしているため、ｂｉｔＯ〜ｂｉｔ
２をもとにしている部分積発生器１０５の出力に対し、
桁の重みがｌ２ビット左にずれている。またＯＳＡＩ
１ ７の出力も基準に対し２１２倍であるため、ＯＳＡ
１１７の桁上げ出力のみを左１ビットシフトして加算す
る。ＣＳＡＩ １ ８（７）出力はＯＳＡＩ １ ７と
同じく基準に対し２１１倍になる。
プレクサ１１９の出力を加算する。ここで、部分積発生
器１１１の出力はマルチプレクサ１０４０ｂｉｔ１２〜
ｂｉｔｌ４をもとにしているため、ｂｉｔＯ〜ｂｉｔ
２をもとにしている部分積発生器１０５の出力に対し、
桁の重みがｌ２ビット左にずれている。またＯＳＡＩ
１ ７の出力も基準に対し２１２倍であるため、ＯＳＡ
１１７の桁上げ出力のみを左１ビットシフトして加算す
る。ＣＳＡＩ １ ８（７）出力はＯＳＡＩ １ ７と
同じく基準に対し２１１倍になる。
以上が第１図の乗除算回路を乗算に使った場合の１クロ
ック内の動作である．第１図中に各ＣＳＡに入力される
中間データのシフト数と部分積発生器１０５の出力に対
する各ＣＳＡの出力データの重みを示しておく。
ック内の動作である．第１図中に各ＣＳＡに入力される
中間データのシフト数と部分積発生器１０５の出力に対
する各ＣＳＡの出力データの重みを示しておく。
ＯＳＡ１１８の出力はＯＳＡ１１４に帰還入力されるた
め、この動作をマルチプレクサ１０４が５つの１５ビッ
トデータな選択する動作にあわせて５回繰り返すことに
より、Ａレジスタの７０ビットデータとＢレジスタの６
４ビットデータの積が計算される。
め、この動作をマルチプレクサ１０４が５つの１５ビッ
トデータな選択する動作にあわせて５回繰り返すことに
より、Ａレジスタの７０ビットデータとＢレジスタの６
４ビットデータの積が計算される。
なお、整数の２進データの場合は７０ビット長データと
６４ビット長データの積は１３４ビット長データとなら
なければならないが、第１図の回路は浮動小数点演算の
仮数部処理を仮定しているため、積の上位６４ビットし
か出力しない。
６４ビット長データの積は１３４ビット長データとなら
なければならないが、第１図の回路は浮動小数点演算の
仮数部処理を仮定しているため、積の上位６４ビットし
か出力しない。
つぎに除算の動作を示す。第１図の回路は７０ビ，ト÷
６４ビットの除算を行ない、１クロックごとに２ビ，ト
の商を出力する。
６４ビットの除算を行ない、１クロックごとに２ビ，ト
の商を出力する。
まず、実行する演算が除算であるため、マルチプレクサ
１１９はＯＳＡＩ １ ８からの桁上げ出力と和出力を
選択するよう制御回路１０３により切り換えられ、マル
チプレクサ１２１は部分商発生器１２０の出力を選択す
るよう切り換えられる。
１１９はＯＳＡＩ １ ８からの桁上げ出力と和出力を
選択するよう制御回路１０３により切り換えられ、マル
チプレクサ１２１は部分商発生器１２０の出力を選択す
るよう切り換えられる。
よって、マルチプレクサ１０４，部分積発生器１０５〜
１１０，ＣＳＡ１１２〜１１７は使用されないが、部分
積発生器１１１，ＣＳＡ１１８は乗算と兼用であるため
使用する。
１１０，ＣＳＡ１１２〜１１７は使用されないが、部分
積発生器１１１，ＣＳＡ１１８は乗算と兼用であるため
使用する。
第１クロックのみ、マルチプレクサ１２４はマルチプレ
クサ１１９に入力するための和出力としてＡレジスタ１
０１の上位６４ビットを選択する。
クサ１１９に入力するための和出力としてＡレジスタ１
０１の上位６４ビットを選択する。
（上位に“ＯＯ′を付加して６６ビットデータとする．
）また、桁上げ出力としてゼロをマルチプレクサ１１９
に入力する。ＣＰＡ１２５はマルチプレクサ１２４の桁
上げ出力の上位８ビットと和出力の上位７ビットを加算
してレジスタ１２６に出力するため、第１クロックの場
合はＡレジスタに保持されている被除数の上位７ビット
がレジスタ１２６に保持されることになる。
）また、桁上げ出力としてゼロをマルチプレクサ１１９
に入力する。ＣＰＡ１２５はマルチプレクサ１２４の桁
上げ出力の上位８ビットと和出力の上位７ビットを加算
してレジスタ１２６に出力するため、第１クロックの場
合はＡレジスタに保持されている被除数の上位７ビット
がレジスタ１２６に保持されることになる。
部分商発生器１２０はＢレジスタに保持されている除数
の上位５ビットとレジスタ１２６に保持されている被除
数の上位６ビ，トから、第７図に示すような商と倍数を
出力する。この商は商レジスタ１２３を左２ビットシフ
トした値と加算され、再び商レジスタ１２３に保持され
るが、第１クロックの場合は商レジスタはゼロに初期化
されているため、部分商発生器１２０が出力した２ビッ
ト分の商がそのまま保持されることになる。また、部分
商発生器１２０が出力した倍数はマルチプレクサ１２１
により部分積発生器１１１に入力され、部分積発生器１
１１はＢレジスタ１０２の−２倍，−１倍，０倍，＋１
倍，もしくは＋２倍をＣＳＡｌｌ８に入力する。なお、
被除数が正の正規化数である場合には第１クロックでは
必ず−１倍か−２倍になる。
の上位５ビットとレジスタ１２６に保持されている被除
数の上位６ビ，トから、第７図に示すような商と倍数を
出力する。この商は商レジスタ１２３を左２ビットシフ
トした値と加算され、再び商レジスタ１２３に保持され
るが、第１クロックの場合は商レジスタはゼロに初期化
されているため、部分商発生器１２０が出力した２ビッ
ト分の商がそのまま保持されることになる。また、部分
商発生器１２０が出力した倍数はマルチプレクサ１２１
により部分積発生器１１１に入力され、部分積発生器１
１１はＢレジスタ１０２の−２倍，−１倍，０倍，＋１
倍，もしくは＋２倍をＣＳＡｌｌ８に入力する。なお、
被除数が正の正規化数である場合には第１クロックでは
必ず−１倍か−２倍になる。
ＣＳＡＩ １ ８は部分積発生器１１１の出力するＢレ
ジスタのーｌ倍，または−２倍とマルチプレクサ１１９
の出力するＡレジスタの内容を加算し、次のクロックの
ための部分剰余をマルチプレクサ１２４に出力する。
ジスタのーｌ倍，または−２倍とマルチプレクサ１１９
の出力するＡレジスタの内容を加算し、次のクロックの
ための部分剰余をマルチプレクサ１２４に出力する。
以上で、商の上位２ビットが得られる。
第２クロック以降は、マルチプレクサ１２４はマルチプ
レクサ１１９に入力するための桁上げ出力および和出力
としてＯＳＡ１１８の出力を選択する。ＣＰＡ１２５は
マルチプレクサ１２４の桁上げ出力の上位８ビ，トと和
出力の上位７ビットを加算してレジスタ１２６に出力す
るため、第２クロック以降は部分剰余の上位７ビットが
レジスタ１２６に保持される。なお、ＣＰＡ１２５は７
ビット幅であるため、桁上げ出力の最上位１ビットはＣ
ＰＡ１２５に入力しない。
レクサ１１９に入力するための桁上げ出力および和出力
としてＯＳＡ１１８の出力を選択する。ＣＰＡ１２５は
マルチプレクサ１２４の桁上げ出力の上位８ビ，トと和
出力の上位７ビットを加算してレジスタ１２６に出力す
るため、第２クロック以降は部分剰余の上位７ビットが
レジスタ１２６に保持される。なお、ＣＰＡ１２５は７
ビット幅であるため、桁上げ出力の最上位１ビットはＣ
ＰＡ１２５に入力しない。
部分商発生器１２０はＢレジスタに保持されている除数
の上位５ビットとレジスタ１２６に保持されている部分
剰余の上位６ビットから、第７図に示すような商と倍数
を出力する．この商は商レジスタ１２３を左２ビットシ
フトした値と加算され、再び商レジスタ１２３に保持さ
れる。また、部分商発生器１２０が出力した倍数はマル
チプレクサ１２１により部分積発生器１１１に入力され
、部分積発生器１１１はＢレジスタ１０２の−２倍，−
１倍，０倍，＋１倍，もしくは＋２倍をＣＳＡ１１８に
入力する。
の上位５ビットとレジスタ１２６に保持されている部分
剰余の上位６ビットから、第７図に示すような商と倍数
を出力する．この商は商レジスタ１２３を左２ビットシ
フトした値と加算され、再び商レジスタ１２３に保持さ
れる。また、部分商発生器１２０が出力した倍数はマル
チプレクサ１２１により部分積発生器１１１に入力され
、部分積発生器１１１はＢレジスタ１０２の−２倍，−
１倍，０倍，＋１倍，もしくは＋２倍をＣＳＡ１１８に
入力する。
ＣＳＡＩ １ ８は部分積発生器１１１の出力とマルチ
プレクサ１１９の出力する部分剰余を加算し、次のクロ
ックのための部分剰余をマルチプレクサ１２４に出力す
る。
プレクサ１１９の出力する部分剰余を加算し、次のクロ
ックのための部分剰余をマルチプレクサ１２４に出力す
る。
第３クロック以降もこの動作を繰り返し、ｌクロックご
とに２ビットずつの商が商レジスタ１２３に蓄積されて
、Ａレジスタ÷Ｂレジスタの商が計算される． 〔発明の効果〕 本発明により、乗算と除算それぞれに専用のハードウェ
アを用意した場合と同等の演算速度を持つ乗除算回路が
より少ないハードウェアで実現できる。
とに２ビットずつの商が商レジスタ１２３に蓄積されて
、Ａレジスタ÷Ｂレジスタの商が計算される． 〔発明の効果〕 本発明により、乗算と除算それぞれに専用のハードウェ
アを用意した場合と同等の演算速度を持つ乗除算回路が
より少ないハードウェアで実現できる。
第１図は本発明の乗除算回路のブロック図、第２図はマ
ルチプレクサ１０４によるＡレジスタの分割位置、第３
図は従来の乗算器の例、第４図は１４ビット乗数データ
の分割位置、第５図は倍数選択信号と倍数の対応表、第
６図は従来の除算器の例、第７図は部分商発生器の部分
商発生パターン、第８図はビット位置を示す番号の説明
図である。 １０１は被乗数または被除数を保持するＡレジスタ，１
０２は乗数または除数を保持するＢレジスタ，１０３は
制御回路，１０４はＡレジスタ１０１の中の１５ビット
を５通りの位置から選択するマルチプレクサ，１０５〜
１１１は部分積発生器，１１２〜１１８は桁上げ保存加
算器（ＣＳＡ），１１９は乗算か除算かによってＣＳＡ
１１８とＣＳＡＩ １ ７のいずれかを選択するマルチ
プレクサ，１２０は部分商発生器，１２１は乗算か除算
かによってマルチプレクサ１０４と部分商発生器１２０
のいずれかを選択するマルチプレクサ，１２２は商を累
算するための桁上げ伝搬加算器（ＣＰＡ），１ ２３は
商レジスタ，１２４は除算の最初のクロックか第２クロ
ック以降かによりＡレジスタ１０１とＯＳＡ１１８のい
ずれかを選択するマルチプレクサ，ｌ２５は部分剰余の
上位７ビットを計算するためのＣＰＡ，１２６は部分剰
余の上位７ビットを保持するレジスタ。
ルチプレクサ１０４によるＡレジスタの分割位置、第３
図は従来の乗算器の例、第４図は１４ビット乗数データ
の分割位置、第５図は倍数選択信号と倍数の対応表、第
６図は従来の除算器の例、第７図は部分商発生器の部分
商発生パターン、第８図はビット位置を示す番号の説明
図である。 １０１は被乗数または被除数を保持するＡレジスタ，１
０２は乗数または除数を保持するＢレジスタ，１０３は
制御回路，１０４はＡレジスタ１０１の中の１５ビット
を５通りの位置から選択するマルチプレクサ，１０５〜
１１１は部分積発生器，１１２〜１１８は桁上げ保存加
算器（ＣＳＡ），１１９は乗算か除算かによってＣＳＡ
１１８とＣＳＡＩ １ ７のいずれかを選択するマルチ
プレクサ，１２０は部分商発生器，１２１は乗算か除算
かによってマルチプレクサ１０４と部分商発生器１２０
のいずれかを選択するマルチプレクサ，１２２は商を累
算するための桁上げ伝搬加算器（ＣＰＡ），１ ２３は
商レジスタ，１２４は除算の最初のクロックか第２クロ
ック以降かによりＡレジスタ１０１とＯＳＡ１１８のい
ずれかを選択するマルチプレクサ，ｌ２５は部分剰余の
上位７ビットを計算するためのＣＰＡ，１２６は部分剰
余の上位７ビットを保持するレジスタ。
Claims (1)
- 被乗数または被除数を保持する第１のレジスタと、乗数
または除数を保持する第２のレジスタと、複数の部分積
発生器と、桁上げ保存加算器群と、最終段の桁上げ保存
加算器と、マルチプレクサと、部分商発生器とを有し、
乗算を行なう場合には、前記桁上げ保存加算器群の出力
を前記最終段の桁上げ保存加算器に入力するよう前記マ
ルチプレクサを制御し、乗算を行なう場合には、前記最
終段の桁上げ保存加算器の出力を前記最終段の桁上げ保
存加算器に帰還させるよう前記マルチプレクサを制御す
ることを特徴とする乗除算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158595A JP2710412B2 (ja) | 1989-06-20 | 1989-06-20 | 乗除算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158595A JP2710412B2 (ja) | 1989-06-20 | 1989-06-20 | 乗除算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0322133A true JPH0322133A (ja) | 1991-01-30 |
| JP2710412B2 JP2710412B2 (ja) | 1998-02-10 |
Family
ID=15675120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1158595A Expired - Lifetime JP2710412B2 (ja) | 1989-06-20 | 1989-06-20 | 乗除算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710412B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007198434A (ja) * | 2006-01-24 | 2007-08-09 | Exedy Corp | クラッチカバー組立体 |
| JP2009230153A (ja) * | 1997-05-04 | 2009-10-08 | Sandisk Il Ltd | モントゴメリー乗算に基づくモジュラ乗算及び累乗の改善された装置と方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162030A (en) * | 1981-03-31 | 1982-10-05 | Toshiba Corp | Multiplying and dividing circuit |
-
1989
- 1989-06-20 JP JP1158595A patent/JP2710412B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162030A (en) * | 1981-03-31 | 1982-10-05 | Toshiba Corp | Multiplying and dividing circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009230153A (ja) * | 1997-05-04 | 2009-10-08 | Sandisk Il Ltd | モントゴメリー乗算に基づくモジュラ乗算及び累乗の改善された装置と方法 |
| JP2007198434A (ja) * | 2006-01-24 | 2007-08-09 | Exedy Corp | クラッチカバー組立体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2710412B2 (ja) | 1998-02-10 |
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Legal Events
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