JPH0833816B2 - 固定小数点除算方式 - Google Patents
固定小数点除算方式Info
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- JPH0833816B2 JPH0833816B2 JP63252905A JP25290588A JPH0833816B2 JP H0833816 B2 JPH0833816 B2 JP H0833816B2 JP 63252905 A JP63252905 A JP 63252905A JP 25290588 A JP25290588 A JP 25290588A JP H0833816 B2 JPH0833816 B2 JP H0833816B2
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- Japan
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- quotient
- divisor
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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-
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/535—Indexing scheme relating to groups G06F7/535 - G06F7/5375
- G06F2207/5353—Restoring division
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- Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は固定小数点除算方式に関し,特に正の整数の
除算で、商の有効桁を事前に求め,CSAを用いて部分商を
nビット単位で有効桁だけ求める固定小数点除算方式に
関する。
除算で、商の有効桁を事前に求め,CSAを用いて部分商を
nビット単位で有効桁だけ求める固定小数点除算方式に
関する。
[従来の技術] 正の整数除算を行う固定小数点除算方式は従来,商を
1ビットづつ求めていた。この従来例を第4図に示す。
被除数はレジスタ16,17へ上位,下位と分けて格納さ
れ,除数はレジスタ18へ格納される。レジスタ16,17は
連結してシフト動作する。レジスタ16に格納された部分
被除数とレジスタ18より補出力される除数はCir=1と
してアダー19で減算が実行される。Cout=1ならば減算
結果は正で,部分商は1となり,レジスタ17の下位1ビ
ットに入力され,減算結果がレジスタ16へ入力される。
Cout=1ならば,減算結果は負で,部分商は0となり,
レジスタ17の下位1ビットに入力され,レジスタ16は前
の値を保持する。減算を実行するごとにレジスタ17のデ
ータは1ビットづつ左シフトされレジスタ16の下位1ビ
ットへ入力される。
1ビットづつ求めていた。この従来例を第4図に示す。
被除数はレジスタ16,17へ上位,下位と分けて格納さ
れ,除数はレジスタ18へ格納される。レジスタ16,17は
連結してシフト動作する。レジスタ16に格納された部分
被除数とレジスタ18より補出力される除数はCir=1と
してアダー19で減算が実行される。Cout=1ならば減算
結果は正で,部分商は1となり,レジスタ17の下位1ビ
ットに入力され,減算結果がレジスタ16へ入力される。
Cout=1ならば,減算結果は負で,部分商は0となり,
レジスタ17の下位1ビットに入力され,レジスタ16は前
の値を保持する。減算を実行するごとにレジスタ17のデ
ータは1ビットづつ左シフトされレジスタ16の下位1ビ
ットへ入力される。
以上の動作をレジスタ17のデータがシフトし終わるま
でくり返すことによりレジスタ16のデータが剰余にレジ
スタ17のデータが商になる。
でくり返すことによりレジスタ16のデータが剰余にレジ
スタ17のデータが商になる。
[発明が解決しようとする課題] しかしながら従来の固定小数点除算方式は,1サイクル
の演算で商を1ビットづつ算出し,除数,被除数の桁数
にかかわらず演算を実行しているので,商と剰余を算出
するまでに何サイクルも必要とした。又,nビットづつ部
分商を求める方式ではフルアダーを多数必要とし,ハー
ド量が多くなる欠点がある。
の演算で商を1ビットづつ算出し,除数,被除数の桁数
にかかわらず演算を実行しているので,商と剰余を算出
するまでに何サイクルも必要とした。又,nビットづつ部
分商を求める方式ではフルアダーを多数必要とし,ハー
ド量が多くなる欠点がある。
そこで,本発明の技術的課題は,上記欠点に鑑み,実
行サイクルを低減した固定小数点除算方式を提供するこ
とである。
行サイクルを低減した固定小数点除算方式を提供するこ
とである。
[課題を解決するための手段] 本発明によれば,除数、被除数の有効桁より商の有効
桁を事前に算出する有効桁算出回路を含み正の整数除算
を行う固定小数点除算方式において、前記除数,被除数
の有効桁の最上位桁を,桁合せする2n進桁合せシフタ
(n≧1)と,桁合せされた序数を+1,−1,−2,−4…
−2n倍する倍数発生回路と,倍数発生回路の出力と桁合
せされた剰余を入力し,剰余から桁合せされた除数の仮
の部分商倍(+1,+2,+3…+(2n−1))された数を
それぞれCSAトゥリーを用いて減算し,仮の剰余のキャ
リーデータとサムデータを得て,仮の剰余の符号を求
め,負とならない最小の仮の剰余および部分商を選択
し,真の剰余と真のnビットの部分商を得る選択回路
と,商が有効桁となるまで部分商をnビットづつくり返
し求め,商の最下位桁が求まった後,キャリーデータと
サムデータを加算し,剰余とする加算回路と,剰余を被
除数が桁合せした量だけ右シフトさせるシフタとを有し
ていることを特徴とする固定小数点除算方式が得られ
る。
桁を事前に算出する有効桁算出回路を含み正の整数除算
を行う固定小数点除算方式において、前記除数,被除数
の有効桁の最上位桁を,桁合せする2n進桁合せシフタ
(n≧1)と,桁合せされた序数を+1,−1,−2,−4…
−2n倍する倍数発生回路と,倍数発生回路の出力と桁合
せされた剰余を入力し,剰余から桁合せされた除数の仮
の部分商倍(+1,+2,+3…+(2n−1))された数を
それぞれCSAトゥリーを用いて減算し,仮の剰余のキャ
リーデータとサムデータを得て,仮の剰余の符号を求
め,負とならない最小の仮の剰余および部分商を選択
し,真の剰余と真のnビットの部分商を得る選択回路
と,商が有効桁となるまで部分商をnビットづつくり返
し求め,商の最下位桁が求まった後,キャリーデータと
サムデータを加算し,剰余とする加算回路と,剰余を被
除数が桁合せした量だけ右シフトさせるシフタとを有し
ていることを特徴とする固定小数点除算方式が得られ
る。
[実施例] 次に、本発明の実施例について図面を参照して説明す
る。
る。
第1図は本発明の一実施例の除算回路である。
n=2として説明する。1は除数,被除数の有効桁の
最上位桁を,除数,最初の剰余の最上位桁に桁合せする
4進桁合せシフタ,2は除数を保持するレジスタ,3はキャ
リーデータを保持するレジスタ,4は被除数レジスタ,5は
除数,被除数の有効桁より商の有効桁を算出する有効桁
算出回路,6は除数レジスタ,7はキャリーデータとサムデ
ータを加算し,剰余を求めるアダー,8は商の有効桁を保
持するレジスタ,9は桁合せされた除数を+1,−1,−2,−
4倍する倍数発生回路,10は剰余を被除数が桁合せした
量だけ右シフトするシフタ,11〜14は剰余と倍数発生回
路の出力を減算するCSA,12はCSAの出力の符号を求め負
とならない最大の部分商を選択する選択回路である。以
上が除算回路の構成要素である。
最上位桁を,除数,最初の剰余の最上位桁に桁合せする
4進桁合せシフタ,2は除数を保持するレジスタ,3はキャ
リーデータを保持するレジスタ,4は被除数レジスタ,5は
除数,被除数の有効桁より商の有効桁を算出する有効桁
算出回路,6は除数レジスタ,7はキャリーデータとサムデ
ータを加算し,剰余を求めるアダー,8は商の有効桁を保
持するレジスタ,9は桁合せされた除数を+1,−1,−2,−
4倍する倍数発生回路,10は剰余を被除数が桁合せした
量だけ右シフトするシフタ,11〜14は剰余と倍数発生回
路の出力を減算するCSA,12はCSAの出力の符号を求め負
とならない最大の部分商を選択する選択回路である。以
上が除算回路の構成要素である。
まず,除数,被除数は4進桁合せシフタ1で桁合せさ
れ,桁合せされた除数は除数レジスタ6へ格納され,桁
合せされた被除数は被除数レジスタ4へ格納される。除
数,被除数の有効桁より有効桁算出回路5で商の有効桁
を算出し,レジスタ8へ格納する。除数レジスタ6の出
力は倍数発生回路9へ入力され,−1倍から−3倍まで
がCSA11〜14で被除数レジスタ4の上位桁(仮の剰余)
と加算される。選択回路15では,CSA11〜14の出力のキャ
リーデータとサムデータより仮の剰余の符号を求め,負
とならない最大の仮の剰余および部分商を選択し,真の
剰余と真の2ビットの部分商を得る。サムデータは被除
数レジスタ4の上位桁へ格納され,下位桁は出力線50に
より2ビット左シフトされる。下位2ビットには,真の
部分商が格納される。左シフトされた2ビットは被除数
レジスタ上位桁の下位2ビットにシフトする。キャリー
データはレジスタ3へ格納され,次のサイクルでCSA11
〜14で加算される。CSA11〜14は第2図の様に構成され
る。入力数53に除数レジスタ6の出力,51に被除数レジ
スタ4の出力の上位桁が入力される。n=2なので,倍
数発生回路9の出力で,+1,2,+3倍の除数をCSA11〜1
4で減算する。その出力のキャリーデータとサムデータ
より仮の剰余の符号を求め,負とならない最小の仮の剰
余および最大の部分商を選択し,真の剰余と真の2ビッ
トの部分商を選択回路15で選択する。真の部分商,サム
データ,キャリーデータを出力線54,55,56より出力す
る。
れ,桁合せされた除数は除数レジスタ6へ格納され,桁
合せされた被除数は被除数レジスタ4へ格納される。除
数,被除数の有効桁より有効桁算出回路5で商の有効桁
を算出し,レジスタ8へ格納する。除数レジスタ6の出
力は倍数発生回路9へ入力され,−1倍から−3倍まで
がCSA11〜14で被除数レジスタ4の上位桁(仮の剰余)
と加算される。選択回路15では,CSA11〜14の出力のキャ
リーデータとサムデータより仮の剰余の符号を求め,負
とならない最大の仮の剰余および部分商を選択し,真の
剰余と真の2ビットの部分商を得る。サムデータは被除
数レジスタ4の上位桁へ格納され,下位桁は出力線50に
より2ビット左シフトされる。下位2ビットには,真の
部分商が格納される。左シフトされた2ビットは被除数
レジスタ上位桁の下位2ビットにシフトする。キャリー
データはレジスタ3へ格納され,次のサイクルでCSA11
〜14で加算される。CSA11〜14は第2図の様に構成され
る。入力数53に除数レジスタ6の出力,51に被除数レジ
スタ4の出力の上位桁が入力される。n=2なので,倍
数発生回路9の出力で,+1,2,+3倍の除数をCSA11〜1
4で減算する。その出力のキャリーデータとサムデータ
より仮の剰余の符号を求め,負とならない最小の仮の剰
余および最大の部分商を選択し,真の剰余と真の2ビッ
トの部分商を選択回路15で選択する。真の部分商,サム
データ,キャリーデータを出力線54,55,56より出力す
る。
以上の動作を有効桁だけくり返した後,レジスタ3に
格納されたキャリーデータはサムデータとアダー7で加
算され,レジスタ4の上位桁に格納される。このデータ
はシフタ10で被除数の桁合せ量だけ右シフトして剰余と
なる。商はレジスタ4の下位桁に格納される。
格納されたキャリーデータはサムデータとアダー7で加
算され,レジスタ4の上位桁に格納される。このデータ
はシフタ10で被除数の桁合せ量だけ右シフトして剰余と
なる。商はレジスタ4の下位桁に格納される。
ここで,本方式を用いて除算を実際例で説明する。結
果が出るまで5ステップに分けて第3図に説明する。1
ステップでは被除数,除数を00101110,0110とする。こ
のとき商の有効桁は2ケタと算出される。部分商を上位
桁よりQ2,Q1とする。2ステップで被除数,除数を4進
桁合せシフタで桁合せする。その結果,被除数は101110
00となり.除数は変らない,3ステップではn=2なので
被除数を上位2ビット拡張してから部分商Q2を求める。
除数を−1,−2,−3倍し被除数の上位3桁(6ビット)
と加算する。加算結果が負とならない最大の部分商Q2は
01である。4ステップでは部分商Q1を求める。前ステッ
プの加算結果1000101(部分商1)の下位2桁(4ビッ
ト)と,被除数0010111000の下位2桁(4ビット)と部
分商1桁(2ビット)01を連結して,0101100001とな
る。この上位3桁(6ビット)と除数の−1,−2,−3倍
を加算する。加算結果が負とならない最大の部分商Q1は
11である。この加算結果1000100(部分商11)の下位2
桁(4ビット)と,被除数0101100001の下位2桁(4ビ
ット)と,部分商11を連結すると0100000111となる。5
ステップでは上位3桁(6ビット)を2ステップで桁合
せした量だけ右シフトさせる。000100の下位2桁(4ビ
ット)0100が剰余となり0100000111の下位2桁(4ビッ
ト)0111が商となる。
果が出るまで5ステップに分けて第3図に説明する。1
ステップでは被除数,除数を00101110,0110とする。こ
のとき商の有効桁は2ケタと算出される。部分商を上位
桁よりQ2,Q1とする。2ステップで被除数,除数を4進
桁合せシフタで桁合せする。その結果,被除数は101110
00となり.除数は変らない,3ステップではn=2なので
被除数を上位2ビット拡張してから部分商Q2を求める。
除数を−1,−2,−3倍し被除数の上位3桁(6ビット)
と加算する。加算結果が負とならない最大の部分商Q2は
01である。4ステップでは部分商Q1を求める。前ステッ
プの加算結果1000101(部分商1)の下位2桁(4ビッ
ト)と,被除数0010111000の下位2桁(4ビット)と部
分商1桁(2ビット)01を連結して,0101100001とな
る。この上位3桁(6ビット)と除数の−1,−2,−3倍
を加算する。加算結果が負とならない最大の部分商Q1は
11である。この加算結果1000100(部分商11)の下位2
桁(4ビット)と,被除数0101100001の下位2桁(4ビ
ット)と,部分商11を連結すると0100000111となる。5
ステップでは上位3桁(6ビット)を2ステップで桁合
せした量だけ右シフトさせる。000100の下位2桁(4ビ
ット)0100が剰余となり0100000111の下位2桁(4ビッ
ト)0111が商となる。
[発明の効果] 以上説明したように本発明は,nビットごとに商を求
め,商の有効桁を事前に算出することにより,実行サイ
クルを減らす効果がある。また,CSAを用いることによ
り,ハード量を減らす効果がある。
め,商の有効桁を事前に算出することにより,実行サイ
クルを減らす効果がある。また,CSAを用いることによ
り,ハード量を減らす効果がある。
第1図は本発明の実施例で,第2図は倍数発生回路,CS
A,選択回路の例を示した図で,第3図は除算の実際例
で,第4図は従来例である。 1……2n進桁合せシフター,2,3,8,16,17,18……レジス
タ,4……被除数レジスタ,5……有効桁算出回路,6……除
数レジスタ,7,19……アダー,9……倍数発生回路,10……
桁合せシフター,11〜14……CSA,15……選択回路。
A,選択回路の例を示した図で,第3図は除算の実際例
で,第4図は従来例である。 1……2n進桁合せシフター,2,3,8,16,17,18……レジス
タ,4……被除数レジスタ,5……有効桁算出回路,6……除
数レジスタ,7,19……アダー,9……倍数発生回路,10……
桁合せシフター,11〜14……CSA,15……選択回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−160438(JP,A) 特開 昭58−82338(JP,A) 特開 昭53−112627(JP,A)
Claims (1)
- 【請求項1】除数、被除数の有効桁より商の有効桁を事
前に算出する有効桁算出回路を含み正の整数除算を行う
固定小数点除算方式において、 前記除数、被除数の有効桁の最上位桁を、桁合せする2n
進桁合せシフタ(n≧1)と、 該桁合せされた除数を+1,−1,−2,−4、…、−2n倍す
る倍数発生回路と、 前記倍数発生回路の出力と桁合せされた剰余を入力し、
剰余から桁合せされた除数の仮の部分商倍(+1,+2,+
3…+(2n−1))された数をそれぞれCSAトゥリーを
用いて減算し、仮の剰余のキャリーデータとサムデータ
を得て、仮の剰余の符号を求め、負とならない最小の仮
の剰余および部分商を選択し、真の剰余と真のnビット
の部分商を得る選択回路と、 商が有効桁となるまで部分商をnビットづつくり返し求
め、商の最下位桁が求まった後、キャリーデータとサム
データを加算し、剰余とする加算回路と、 剰余を被除数が桁合せした量だけ右シフトさせるシフタ
とを有することを特徴とする固定小数点除算方式。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63252905A JPH0833816B2 (ja) | 1988-10-08 | 1988-10-08 | 固定小数点除算方式 |
FR898913155A FR2637707B1 (fr) | 1988-10-08 | 1989-10-09 | Circuit diviseur calculant un quotient de k chiffres de base m en k cycles machine |
US07/419,275 US5001664A (en) | 1988-10-08 | 1989-10-10 | Dividing circuit calculating a quotient of K m-ary digits in K machine cycles |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63252905A JPH0833816B2 (ja) | 1988-10-08 | 1988-10-08 | 固定小数点除算方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02100717A JPH02100717A (ja) | 1990-04-12 |
JPH0833816B2 true JPH0833816B2 (ja) | 1996-03-29 |
Family
ID=17243799
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63252905A Expired - Lifetime JPH0833816B2 (ja) | 1988-10-08 | 1988-10-08 | 固定小数点除算方式 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5001664A (ja) |
JP (1) | JPH0833816B2 (ja) |
FR (1) | FR2637707B1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2993975B2 (ja) * | 1989-08-23 | 1999-12-27 | 株式会社リコー | 中央演算処理装置 |
DE69529047D1 (de) * | 1994-10-05 | 2003-01-16 | Ibm | Festkomma-Dividiervorrichtung ohne Rückstellung |
US5649113A (en) * | 1994-10-12 | 1997-07-15 | U S West Technologies, Inc. | Method and system for translating an optimization problem for use in efficient resource allocation |
US5884276A (en) * | 1994-10-12 | 1999-03-16 | U S West, Inc. | System for translating an optimization problem for use in efficient resource allocation |
JP3609512B2 (ja) * | 1994-12-15 | 2005-01-12 | 株式会社東芝 | 演算器 |
FR2728702A1 (fr) * | 1994-12-22 | 1996-06-28 | France Telecom | Composant electronique capable notamment d'effectuer une division de deux nombres en base 4 |
US5696713A (en) * | 1995-08-21 | 1997-12-09 | International Business Machines Corporation | Method for faster division by known divisor while maintaining desired accuracy |
US20010049781A1 (en) * | 2000-02-29 | 2001-12-06 | Hideo Miyake | Computer with high-speed context switching |
US7523152B2 (en) * | 2002-12-26 | 2009-04-21 | Intel Corporation | Methods for supporting extended precision integer divide macroinstructions in a processor |
US20040249877A1 (en) * | 2003-06-05 | 2004-12-09 | International Business Machines Corporation | Fast integer division with minimum number of iterations in substraction-based hardware divide processor |
US20060129624A1 (en) * | 2004-12-09 | 2006-06-15 | Abdallah Mohammad A | Method and apparatus for performing a divide instruction |
US7519649B2 (en) | 2005-02-10 | 2009-04-14 | International Business Machines Corporation | System and method for performing decimal division |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS4417285Y1 (ja) * | 1968-04-22 | 1969-07-26 | ||
JPS53112627A (en) * | 1977-03-14 | 1978-10-02 | Toshiba Corp | Division control system |
JPS5882338A (ja) * | 1981-11-11 | 1983-05-17 | Nippon Telegr & Teleph Corp <Ntt> | 除算器 |
JPS5987543A (ja) * | 1982-11-09 | 1984-05-21 | Hitachi Ltd | 2進化10進数除算方式 |
JPS60142738A (ja) * | 1983-12-30 | 1985-07-27 | Hitachi Ltd | 内挿近似を使用する除算装置 |
JPS60160438A (ja) * | 1984-01-31 | 1985-08-22 | Fujitsu Ltd | 除算装置 |
JPS60164837A (ja) * | 1984-02-07 | 1985-08-27 | Nec Corp | 除算装置 |
US4949295A (en) * | 1988-07-18 | 1990-08-14 | Lsi Logic Corporation | Transformation of divisor and dividend in digital division |
-
1988
- 1988-10-08 JP JP63252905A patent/JPH0833816B2/ja not_active Expired - Lifetime
-
1989
- 1989-10-09 FR FR898913155A patent/FR2637707B1/fr not_active Expired - Fee Related
- 1989-10-10 US US07/419,275 patent/US5001664A/en not_active Expired - Fee Related
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JPH02100717A (ja) | 1990-04-12 |
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