JPS5987543A - ２進化１０進数除算方式 - Google Patents
２進化１０進数除算方式Info
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- JPS5987543A JPS5987543A JP57196618A JP19661882A JPS5987543A JP S5987543 A JPS5987543 A JP S5987543A JP 57196618 A JP57196618 A JP 57196618A JP 19661882 A JP19661882 A JP 19661882A JP S5987543 A JPS5987543 A JP S5987543A
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- JP
- Japan
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/4915—Multiplying; Dividing
- G06F7/4917—Dividing
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- General Engineering & Computer Science (AREA)
- Mathematical Analysis (AREA)
- Complex Calculations (AREA)
- Executing Machine-Instructions (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は２進化１０進数除算方式に関し、詳しくは、予
測商によって１０進除算の最適化を実現する２進化１０
進数除算方式に関するものである。
測商によって１０進除算の最適化を実現する２進化１０
進数除算方式に関するものである。
従来より、２進数除算の場合には、商予測テーブルを用
いることにより演算の高速化を図っている。２進化１０
進数除算においても、商予測テーブルを用いて２進化１
０進数で表わされる商を１桁ずつ求める方法を採用する
ことができる。
いることにより演算の高速化を図っている。２進化１０
進数除算においても、商予測テーブルを用いて２進化１
０進数で表わされる商を１桁ずつ求める方法を採用する
ことができる。
第１図は、従来の商予測テーブルを用いた２進化１０進
数除算回路のブロック図である。第１図において、被除
数レジスタ１と除数レジスタ３の各値は、除数の倍数値
レジスタ７の選択された値とともに１０進加算器８に入
力される。一方、被除数レジスタ１と除数レジスタ３の
各上位ビットは商予測テーブル４に入力され、予測され
た商は予測商レジスタ５に格納され、量決定回路１１に
より決定された商が商レジスタ２に格納される。商予測
テーブル４は、被除数の値と除数の値の組み合わせによ
り決定される２進化１０進数】桁の予測商、つまり正し
い商に等しい値か、あるいはその値より１だけ大きい値
を記憶している。ここで、実際に被除数から除数の倍数
値を減算して桁上りが生じなければ正しい商に等しい値
であり、桁上りが生ずれば引き過ぎであることが判る。
数除算回路のブロック図である。第１図において、被除
数レジスタ１と除数レジスタ３の各値は、除数の倍数値
レジスタ７の選択された値とともに１０進加算器８に入
力される。一方、被除数レジスタ１と除数レジスタ３の
各上位ビットは商予測テーブル４に入力され、予測され
た商は予測商レジスタ５に格納され、量決定回路１１に
より決定された商が商レジスタ２に格納される。商予測
テーブル４は、被除数の値と除数の値の組み合わせによ
り決定される２進化１０進数】桁の予測商、つまり正し
い商に等しい値か、あるいはその値より１だけ大きい値
を記憶している。ここで、実際に被除数から除数の倍数
値を減算して桁上りが生じなければ正しい商に等しい値
であり、桁上りが生ずれば引き過ぎであることが判る。
引き過ぎの場合には、１倍数だけ足し戻してやる。
以下、第１図の動作を詳細に説明する。演算に先立って
、予め除数レジスタ３甲の除数の倍数値（２倍数から９
倍数）を倍数値レジスタ７に格納しておく。さて、被除
数レジスタ１の値と除数レジスタ３の値から２進化１０
進数１桁の商を求めるには、先ず被除数レジスタ１中の
被除数の上位数ビットと除数レジスタ３中の除数の上位
数ビットから作成されるアドレスにより、商予測テーブ
ル４から２進化１０進数１桁（４ビツト）の予測商を読
み出し、予測商レジスタ５に格納する。次に、求めた予
測商４ビツトを予測商変換回路９により、倍数値レジス
タ７の選択信号（３ビツト）に変換し、それによって選
択されたレジスタ７に格納されている除数の倍数値を１
０進加減算器８に入力し、被除数レジスタ１に記憶され
ている被除数の値から減算する。結果が負にならずρ減
算できた場合には、］０進加減算器８の出力、つまり中
間剰余を被除数レジスタ１に転送し格納する。同時に、
量決定回路１１により予測商レジスタ５の内容をそのま
ま商レジスタ２に転送して格納する。商と中間剰余を格
納した後、被除数レジスタ１と商レジスタ２を２進化ｌ
Ｏ進数１桁分だげ左方向にシフトする。
、予め除数レジスタ３甲の除数の倍数値（２倍数から９
倍数）を倍数値レジスタ７に格納しておく。さて、被除
数レジスタ１の値と除数レジスタ３の値から２進化１０
進数１桁の商を求めるには、先ず被除数レジスタ１中の
被除数の上位数ビットと除数レジスタ３中の除数の上位
数ビットから作成されるアドレスにより、商予測テーブ
ル４から２進化１０進数１桁（４ビツト）の予測商を読
み出し、予測商レジスタ５に格納する。次に、求めた予
測商４ビツトを予測商変換回路９により、倍数値レジス
タ７の選択信号（３ビツト）に変換し、それによって選
択されたレジスタ７に格納されている除数の倍数値を１
０進加減算器８に入力し、被除数レジスタ１に記憶され
ている被除数の値から減算する。結果が負にならずρ減
算できた場合には、］０進加減算器８の出力、つまり中
間剰余を被除数レジスタ１に転送し格納する。同時に、
量決定回路１１により予測商レジスタ５の内容をそのま
ま商レジスタ２に転送して格納する。商と中間剰余を格
納した後、被除数レジスタ１と商レジスタ２を２進化ｌ
Ｏ進数１桁分だげ左方向にシフトする。
一方、上記減算において結果が負になった場合、つまり
引き過ぎた場合は、ｌＯ悪加減算器８の出力を被除数レ
ジスタ１に転送して格納した後、さらにその値を１０進
加減算器８に入力して、除数レジスタ３中の除数の値（
１倍数）を加算し、この結果を中間剰余として被除数レ
ジスタ１に転送し格納する。同時に、量決定回路１１の
一１回路６により予測商レジスタ５の内容から１を減じ
た値を選択して商レジスタ２に転送して格納する。これ
によって、中間剰余として引き過ぎた値（除数の１倍数
）を足し戻して、同時に間を正しい値に修正することが
できる。中間剰余と商省格納した後は、被除数レジスタ
１と商レジスタ２を２進化１０進数１桁分だけ左にシフ
トする。
引き過ぎた場合は、ｌＯ悪加減算器８の出力を被除数レ
ジスタ１に転送して格納した後、さらにその値を１０進
加減算器８に入力して、除数レジスタ３中の除数の値（
１倍数）を加算し、この結果を中間剰余として被除数レ
ジスタ１に転送し格納する。同時に、量決定回路１１の
一１回路６により予測商レジスタ５の内容から１を減じ
た値を選択して商レジスタ２に転送して格納する。これ
によって、中間剰余として引き過ぎた値（除数の１倍数
）を足し戻して、同時に間を正しい値に修正することが
できる。中間剰余と商省格納した後は、被除数レジスタ
１と商レジスタ２を２進化１０進数１桁分だけ左にシフ
トする。
以後、上記動作を必要な回数だけ繰り返して、２進化１
０進数で表わされた商を１桁ずつ商レジスタ２に格納し
て（・く。
０進数で表わされた商を１桁ずつ商レジスタ２に格納し
て（・く。
第２図は商予測テーブル４で求めた予測商４ビツトと変
換回路９により得られる３ビツトの選択信号、及び、除
数の倍数値レジスタ７との関係を示したものである。
換回路９により得られる３ビツトの選択信号、及び、除
数の倍数値レジスタ７との関係を示したものである。
ところで、第１図の従来の２進化１０進数除算方式では
、商予測テーブル４より読出される予測商は、正しい簡
あるいはそれより１大きい値の２進化１０進数１桁その
ままのため、予測商変換回路９を設けて、倍数値レジス
タ７の選択信号に液換することが必要である。
、商予測テーブル４より読出される予測商は、正しい簡
あるいはそれより１大きい値の２進化１０進数１桁その
ままのため、予測商変換回路９を設けて、倍数値レジス
タ７の選択信号に液換することが必要である。
２進化１０進数除算の商予測テーブル４は、予測商とし
て正しいか、もしくは１大きい値を格納するためには４
に×１ビット容量のランダムアクセスメモリ（ＲＡＭ）
を用いても、被除数３桁、除数２桁から作られるアドレ
スの絶対量からＲＡＭの個数は１０２４にもなる。
て正しいか、もしくは１大きい値を格納するためには４
に×１ビット容量のランダムアクセスメモリ（ＲＡＭ）
を用いても、被除数３桁、除数２桁から作られるアドレ
スの絶対量からＲＡＭの個数は１０２４にもなる。
一般に論理回路の信号遅延時間に比して、ＲＡＭの読み
出しに要する時間は大きく、さらに記憶容量の大きいＲ
ＡＭ［、小さい記憶容量のＲＡ Ｍよりアクセス時間が
長くかかる。すなわち、商予測テーブル４を）′ＬＡＭ
を用いて構成する場合、大きな記憶容量のＲＡＭではＲ
ＡＭ自体のアクセス時間が太き（なり、小さい記憶容量
のＲＡＭを直列につなげて用いると、実装面積が増えて
信号伝播の遅延時間が犬ぎ（なり、いずれの場合も商予
測テーブル４を読み始めてから、暫定商が読み出される
までの時間を十分に必要とする。
出しに要する時間は大きく、さらに記憶容量の大きいＲ
ＡＭ［、小さい記憶容量のＲＡ Ｍよりアクセス時間が
長くかかる。すなわち、商予測テーブル４を）′ＬＡＭ
を用いて構成する場合、大きな記憶容量のＲＡＭではＲ
ＡＭ自体のアクセス時間が太き（なり、小さい記憶容量
のＲＡＭを直列につなげて用いると、実装面積が増えて
信号伝播の遅延時間が犬ぎ（なり、いずれの場合も商予
測テーブル４を読み始めてから、暫定商が読み出される
までの時間を十分に必要とする。
かかる条件の下で商予測テーブル４から読み出した暫定
商を変換回路９を経由して除数の倍数値選択に用いると
、倍数値レジスタ７の選択がさらに遅れることになり、
１０進加減算器を含む演算パスに影響を与えることにな
る。
商を変換回路９を経由して除数の倍数値選択に用いると
、倍数値レジスタ７の選択がさらに遅れることになり、
１０進加減算器を含む演算パスに影響を与えることにな
る。
さらに、商予測テーブル４をＲＡＭで構成すると、連続
したアドレスの内、除数と被除数の各上位数ビットより
作成されるアドレスで指定されない未使用アドブスに単
にＯｆｆ：書くだけでは、誤ってアクセスした場合に０
が読出されるが、これは予測商の０と識別不可となる。
したアドレスの内、除数と被除数の各上位数ビットより
作成されるアドレスで指定されない未使用アドブスに単
にＯｆｆ：書くだけでは、誤ってアクセスした場合に０
が読出されるが、これは予測商の０と識別不可となる。
このためアドレス線故障等により、未使用アドレスを参
照した場合に、アドレス線の故障を検出するには、商予
測テープ／Ｌ／４の全米便用アドレス部に例えばパリテ
ィピットを反転してパリティエラーとなるパターンを書
き込むなどの障害対策が必要となる１、〔発明の目的〕 本発明の目的は、このような従来の欠点を解決し、商予
測テーブルから読み出した予測商を、変〔発明の概要〕 本発明は、商予測テーブルと倍数値レジスタ群を用い、
予測商が正しい商の場合は該予測商をそま〜用い、正し
い商でなければ、該予測商から１を減することにより、
２進化１０進数で表わされる商を１桁ずつ求めていくに
あたり、商予測テーブルより読み出される予測商４ビツ
トの内３ビットが、直接、除数の倍数値レジスタの選択
信号となるように、商予測テーブルに格納する値を、２
進化ｌＯ進表現の冗長部分まで含めた（０１１０）２〜
（１１１１）２に予めモディファイしておき、該モディ
ファイした予測ｉＭ４ビット内の８ビツトを用いて倍数
値レジスタを選択し、又、闇を求めるときには、モディ
ファイした値を商予測テーブルの出力値から引いて１桁
の予測商とすることを特徴とするものである。
照した場合に、アドレス線の故障を検出するには、商予
測テープ／Ｌ／４の全米便用アドレス部に例えばパリテ
ィピットを反転してパリティエラーとなるパターンを書
き込むなどの障害対策が必要となる１、〔発明の目的〕 本発明の目的は、このような従来の欠点を解決し、商予
測テーブルから読み出した予測商を、変〔発明の概要〕 本発明は、商予測テーブルと倍数値レジスタ群を用い、
予測商が正しい商の場合は該予測商をそま〜用い、正し
い商でなければ、該予測商から１を減することにより、
２進化１０進数で表わされる商を１桁ずつ求めていくに
あたり、商予測テーブルより読み出される予測商４ビツ
トの内３ビットが、直接、除数の倍数値レジスタの選択
信号となるように、商予測テーブルに格納する値を、２
進化ｌＯ進表現の冗長部分まで含めた（０１１０）２〜
（１１１１）２に予めモディファイしておき、該モディ
ファイした予測ｉＭ４ビット内の８ビツトを用いて倍数
値レジスタを選択し、又、闇を求めるときには、モディ
ファイした値を商予測テーブルの出力値から引いて１桁
の予測商とすることを特徴とするものである。
第８図は本発明の一実施例のブロック図である。ここで
、予め除数の倍数値（２倍数から９倍数）をそれぞれ倍
数値レジスタ７に格納しておき、被除数レジスタ１と除
数レジスタ８のそれぞれ上位数ビットを用いて、商予測
テーブル４のアドレスとするまでは、第１図の従来方式
と同じである。一方、商予測テーブル４に格納される予
測商は、従来方式では第２図に示すように、２進化１０
進数工桁として（００００）２〜（１００１）２ まで
の値であったが、本発明では、これらに（０１１０）２
＝６を加えた（ ０１１０）２〜（１１１１）２までの
値とする。
、予め除数の倍数値（２倍数から９倍数）をそれぞれ倍
数値レジスタ７に格納しておき、被除数レジスタ１と除
数レジスタ８のそれぞれ上位数ビットを用いて、商予測
テーブル４のアドレスとするまでは、第１図の従来方式
と同じである。一方、商予測テーブル４に格納される予
測商は、従来方式では第２図に示すように、２進化１０
進数工桁として（００００）２〜（１００１）２ まで
の値であったが、本発明では、これらに（０１１０）２
＝６を加えた（ ０１１０）２〜（１１１１）２までの
値とする。
従つ〜て、被除数レジスタ１と除数レジスタ８のそれぞ
れ上位数ビットを商予測テーブル４．のアドレスとする
ことにより、該商予測テーブル４から読み出される１直
は、予伸ｊ藺に＋６をモディファイした値（以下、これ
を予測商とする）を不している。
れ上位数ビットを商予測テーブル４．のアドレスとする
ことにより、該商予測テーブル４から読み出される１直
は、予伸ｊ藺に＋６をモディファイした値（以下、これ
を予測商とする）を不している。
商予測テーブル４より読み出された上記予測商４ビット
の内、下３ビットをそのまま直接、倍数値レジスタ７の
選択信号に用いて該当倍数を選択する。なお、これの詳
細は後述する。同時に、上記予測商全４ビツトを商決尼
回路１１に入力し、−６回路１０で６減じた後、予測商
レジスタ５に格納する。他方、倍数値レジスタ７の上記
選択信号により選択された除数の倍数値は１０進加減算
器８に入力し、被除数レジスタ１に記憶されている被昨
数の値から減算する。この結果の正負に従って、最終的
に中間剰余を被除数レジスタ１に転送格納し、閤決定回
路１１で求めた闇を、商レジスタ２に転送格納する。こ
れらの手順は、第１図の従来方式と同一である。
の内、下３ビットをそのまま直接、倍数値レジスタ７の
選択信号に用いて該当倍数を選択する。なお、これの詳
細は後述する。同時に、上記予測商全４ビツトを商決尼
回路１１に入力し、−６回路１０で６減じた後、予測商
レジスタ５に格納する。他方、倍数値レジスタ７の上記
選択信号により選択された除数の倍数値は１０進加減算
器８に入力し、被除数レジスタ１に記憶されている被昨
数の値から減算する。この結果の正負に従って、最終的
に中間剰余を被除数レジスタ１に転送格納し、閤決定回
路１１で求めた闇を、商レジスタ２に転送格納する。こ
れらの手順は、第１図の従来方式と同一である。
次に第４図で、本発明の特徴である商予測テーブルへ格
納するパターンのモディファイの仕方とこのモディファ
イされたパターンの用い方を説明する。
納するパターンのモディファイの仕方とこのモディファ
イされたパターンの用い方を説明する。
従来方式で商予測テープＡＩ４に格納される予測商０〜
９を、第４図で左列の商とべわすと、不発明で格納する
パターンは、これらに＋６した値、即ち６〜１５である
。この＋６した予測商の２進表現の内、第４図でＡで囲
んだ部分は、商２〜９に対応する該予測量の下８ビット
を示している。商２〜９に対応するＡのパターン、（０
００）２〜（１１１）２は、図に示す遡り、２〜９倍数
を格納する倍数値レジスタ７の選択（ｇ号と一致してお
り、従来方式で必磨とした変換回路りなしに、Ａの）く
ターンが、直接、倍数値Ｖジスタフの選択信号として用
いられることが分かる。
９を、第４図で左列の商とべわすと、不発明で格納する
パターンは、これらに＋６した値、即ち６〜１５である
。この＋６した予測商の２進表現の内、第４図でＡで囲
んだ部分は、商２〜９に対応する該予測量の下８ビット
を示している。商２〜９に対応するＡのパターン、（０
００）２〜（１１１）２は、図に示す遡り、２〜９倍数
を格納する倍数値レジスタ７の選択（ｇ号と一致してお
り、従来方式で必磨とした変換回路りなしに、Ａの）く
ターンが、直接、倍数値Ｖジスタフの選択信号として用
いられることが分かる。
なお、商０，１の下８ビットはそれぞれ（１１０）２、
（１１１）２で、萌８，９の下８ビットと等しいが、＋
６した予測商の最上位ビットｔみると、第４図Ｂで囲む
通り、商０，１に対応する最上位ビットのみ０となって
いる。従って、１０進加減算器８０入力として、倍数唾
レジスタ出力（２〜９倍数）を選択するか、除数レジス
タ出力（１倍数）を選択するかは、上記最上位ビットの
１ビツトを参照することにより決めればよい。
（１１１）２で、萌８，９の下８ビットと等しいが、＋
６した予測商の最上位ビットｔみると、第４図Ｂで囲む
通り、商０，１に対応する最上位ビットのみ０となって
いる。従って、１０進加減算器８０入力として、倍数唾
レジスタ出力（２〜９倍数）を選択するか、除数レジス
タ出力（１倍数）を選択するかは、上記最上位ビットの
１ビツトを参照することにより決めればよい。
次に、第５図及び第６図により、本発明方式を適用した
場合のアドレス線故嘩弄によるエラー検出について説明
する。
場合のアドレス線故嘩弄によるエラー検出について説明
する。
第５図に示す通り、商予測テーブル４の各アドレスには
、予測商４ビツトａ。−８３に対する寄数パリティビッ
トａｐが格納されており、該パリティビットａｐを含め
た計５ビットが、商決定回路１１へ入力し、その−６回
路１０を経て予測商レジスタ５にｆ４！ＡＳｏ〜Ｓ３と
パリティビットＳｐが格納される。
、予測商４ビツトａ。−８３に対する寄数パリティビッ
トａｐが格納されており、該パリティビットａｐを含め
た計５ビットが、商決定回路１１へ入力し、その−６回
路１０を経て予測商レジスタ５にｆ４！ＡＳｏ〜Ｓ３と
パリティビットＳｐが格納される。
第６図は一６回路１０の論理を示す。誤−６回路は、詔
Ｓ。−８３が２進化１０進数１桁として意味のあるＳ。
Ｓ。−８３が２進化１０進数１桁として意味のあるＳ。
−３３＝（００００）２〜（１００１）２０ケースにつ
いて最適化した調理で、第６図（ａ）で表わされる。
いて最適化した調理で、第６図（ａ）で表わされる。
これを具体的に表わすと第６図（ｂ）の通りである。
商予測テーブル４の未使用アドレスには、該当する予測
商が存在しないため、特定の値を格納せず、（ａ□ ａ
ｌ ２２ ａ３ ａｐ ） ＝（００００１） ２とな
っている。
商が存在しないため、特定の値を格納せず、（ａ□ ａ
ｌ ２２ ａ３ ａｐ ） ＝（００００１） ２とな
っている。
このパターンが一６回路１０に入力した時の出力は第６
図（Ｃ）に示されるが、これはパリティエラーを表わし
ている。即ち、アドレス？ｍ等の故障により、誤って商
予測テーブル中の未便用アドレスを参照した場合は、商
決定回路ｌｌによりノくリテイエラーとして検出できる
。
図（Ｃ）に示されるが、これはパリティエラーを表わし
ている。即ち、アドレス？ｍ等の故障により、誤って商
予測テーブル中の未便用アドレスを参照した場合は、商
決定回路ｌｌによりノくリテイエラーとして検出できる
。
以上、本発明の芙浦例によれば、先ず、商予測テーブル
から読み出す予測商の下８ピットｙ予測間変換回路を触
ることなく、直接、音数値レジスタの選択イぎ号として
用いることにより、高速な参照が要求される除数の倍数
値の読出しを芙現できる。
から読み出す予測商の下８ピットｙ予測間変換回路を触
ることなく、直接、音数値レジスタの選択イぎ号として
用いることにより、高速な参照が要求される除数の倍数
値の読出しを芙現できる。
さらに、従来方式では、商予測テーブルに（′！、、予
測商がそのまま格納されるため、該商予測テーブル中、
未使用アドレス部を簡単に（ａＯａｌ ａ２ａ３ ａｐ
）４００００１ ） ２ のノ（ターンとすること
は、予測商がＯのケースと厘複するため不可１１目であ
り、パリティエラーとなる特殊な）くターンを全禾使用
アドレス部に格納する必要があった。これに対し、本発
明実櫓例では、商予測テーブル中の未使用アドレス部は
、上記（００００１）２ノくターンとするだけで、容易
に、アドレス線の故障等により未使用アドレスを＄照し
たケースのエラー↑莢出カー行なえる。
測商がそのまま格納されるため、該商予測テーブル中、
未使用アドレス部を簡単に（ａＯａｌ ａ２ａ３ ａｐ
）４００００１ ） ２ のノ（ターンとすること
は、予測商がＯのケースと厘複するため不可１１目であ
り、パリティエラーとなる特殊な）くターンを全禾使用
アドレス部に格納する必要があった。これに対し、本発
明実櫓例では、商予測テーブル中の未使用アドレス部は
、上記（００００１）２ノくターンとするだけで、容易
に、アドレス線の故障等により未使用アドレスを＄照し
たケースのエラー↑莢出カー行なえる。
以上説明したように、本発明によれを了、２進イヒ１０
進数除算方式に用いる商予測テーフ゛ルに格納するデー
タな、予め七デイフ′アイしておくことにより、所望倍
数値レジスタを１イ接透択できるので、従来のモディフ
ァイしない場合に比べて、高速な参照を要求される演算
ノ（スにおいて、ゲート段数を削減でき、高速化の効果
かある。
進数除算方式に用いる商予測テーフ゛ルに格納するデー
タな、予め七デイフ′アイしておくことにより、所望倍
数値レジスタを１イ接透択できるので、従来のモディフ
ァイしない場合に比べて、高速な参照を要求される演算
ノ（スにおいて、ゲート段数を削減でき、高速化の効果
かある。
又、商予測テーブルの未便用アドレス部分に、参照詩に
エラーとなる）くターンを格納するためには、上記モデ
ィファイしｌ’ｌい場合、未使用アドレス部には特殊な
エラーノくターンを格納する必袈力ｔあるのに対し、本
発明によれば、未使用アドレス部には特殊パターンの格
納が不安となる効果力ｔある。さらに、このエラー検出
動作も通常σ〕ノくリテイチェツク方式により行うこと
ができ、特″Ａｔｌな故障構出回路が不要となる。
エラーとなる）くターンを格納するためには、上記モデ
ィファイしｌ’ｌい場合、未使用アドレス部には特殊な
エラーノくターンを格納する必袈力ｔあるのに対し、本
発明によれば、未使用アドレス部には特殊パターンの格
納が不安となる効果力ｔある。さらに、このエラー検出
動作も通常σ〕ノくリテイチェツク方式により行うこと
ができ、特″Ａｔｌな故障構出回路が不要となる。
Claims (1)
- 【特許請求の範囲】 ｆｉｌ 被除数と除数の上位数ビットで参照される商
予測テーブルを用いた２進化１０進数除算方式において
、予測商に対して一定数をモディファイした値を前記商
予測テーブルに格納し、該鉤子ｍ１１ｊテーブルから読
み出された肢位から一定数をディモディファイして１桁
の２進化ｌＯ進数の商を求めることを特徴とする２進化
ｌＯ進数除算方式。 （２） 前記商予測テーブルから読み出された値の一
部を用いて除数の倍数値レジスタのいずれかを選択する
ようＫしたことを特徴とする特許請求の範囲第１項記載
の２進化１０進数除算方式。 （３） 前記倍数値レジスタ群のいずれかを選択して
得られた倍数値と被除数を比較することによって予測商
が妥当か否かを判定し、正しい場合には、商予測テーブ
ルから読み出した値から予め加えておいた一定数を引く
ことにより、正しくない場合には肢位に１”を加え、さ
らに予め加えておいた一定数を引くことにより、１桁の
商を求めることを特徴とする特許請求の範囲第２項記載
の２進化１０進数除算方式。 （４）前記予測商に対して一定数をモディファイした値
は４ビツトからなり、一定数を２進数″０１１０”とし
たことを特徴とする特許請求の範囲第１項記載の２進化
１０進数除算方式。 （５）前記予測商に対して一定数をモディファイした値
４ビットにパリティビットを付加した５ビツト構成の２
進数を商予測テーブルに格納し、該商予測テーブルの未
使用アドレスには”００００１”を格納することを特徴
とする特許請求の範囲第４項記載の２進化１０進数除算
方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196618A JPS5987543A (ja) | 1982-11-09 | 1982-11-09 | ２進化１０進数除算方式 |
| DE19833340362 DE3340362A1 (de) | 1982-11-09 | 1983-11-08 | Verfahren und vorrichtung zur division von bcd-zahlen |
| US06/549,809 US4635220A (en) | 1982-11-09 | 1983-11-08 | Binary coded decimal number division apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196618A JPS5987543A (ja) | 1982-11-09 | 1982-11-09 | ２進化１０進数除算方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5987543A true JPS5987543A (ja) | 1984-05-21 |
| JPH0413735B2 JPH0413735B2 (ja) | 1992-03-10 |
Family
ID=16360744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57196618A Granted JPS5987543A (ja) | 1982-11-09 | 1982-11-09 | ２進化１０進数除算方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4635220A (ja) |
| JP (1) | JPS5987543A (ja) |
| DE (1) | DE3340362A1 (ja) |
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- 1982-11-09 JP JP57196618A patent/JPS5987543A/ja active Granted
-
1983
- 1983-11-08 DE DE19833340362 patent/DE3340362A1/de active Granted
- 1983-11-08 US US06/549,809 patent/US4635220A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US4635220A (en) | 1987-01-06 |
| JPH0413735B2 (ja) | 1992-03-10 |
| DE3340362C2 (ja) | 1988-12-01 |
| DE3340362A1 (de) | 1984-05-10 |
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