JP2541758B2 - 剰余算出回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は剰余算出回路に関し、特
に除数３の場合の剰余を算出する剰余算出回路に関する
ものである。
に除数３の場合の剰余を算出する剰余算出回路に関する
ものである。
【０００２】
【従来の技術】従来のこの種の剰余算出回路の例として
は、ＲＯＭ（リードオンリメモリ）を設けて、被除数に
対して除数３で除した剰余を予めこのＲＯＭに格納して
おくことにより、アドレス信号に被除数を入力してこれ
に対応した剰余をこのＲＯＭから読出すようにしたもの
がある。
は、ＲＯＭ（リードオンリメモリ）を設けて、被除数に
対して除数３で除した剰余を予めこのＲＯＭに格納して
おくことにより、アドレス信号に被除数を入力してこれ
に対応した剰余をこのＲＯＭから読出すようにしたもの
がある。
【０００３】また、別の例として図８に示す様な回路が
ある。この回路は、データ入力Ｄi，ロード信号Ｌd ，
クロックＣ1 ，動作許可信号Ｅ1 を入力としてカウト値
Ｃout を出力する減数カウンタ２７と、クロックＣ2 ，
動作許可信号Ｅ2 を入力としてキャリーＣroを出力とす
る除数カウンタ２８と、カウント値Ｃin及びキャリーＣ
riを入力として動作許可信号Ｅ3 を出力する判定部２９
とを有している。
ある。この回路は、データ入力Ｄi，ロード信号Ｌd ，
クロックＣ1 ，動作許可信号Ｅ1 を入力としてカウト値
Ｃout を出力する減数カウンタ２７と、クロックＣ2 ，
動作許可信号Ｅ2 を入力としてキャリーＣroを出力とす
る除数カウンタ２８と、カウント値Ｃin及びキャリーＣ
riを入力として動作許可信号Ｅ3 を出力する判定部２９
とを有している。
【０００４】図９はこの回路の動作を示すタイムチャー
トである。先ず、ロード信号Ｌd を操作することにより
被除数を減数カウンタ２７にロードする。判定部２９は
この被除数と除数３との大きさを判定し、被除数が除数
に等しいか大きければ、動作許可信号Ｅ3 を出力する。
トである。先ず、ロード信号Ｌd を操作することにより
被除数を減数カウンタ２７にロードする。判定部２９は
この被除数と除数３との大きさを判定し、被除数が除数
に等しいか大きければ、動作許可信号Ｅ3 を出力する。
【０００５】これに応答して減数カウンタ２７は減数カ
ウントを開始し、同時に除数カウンタ２８は除数に達す
るまでカウントを行う。除数カウンタ２８は、カウント
値が除数に達するとキャリーＣroを出力する。判定部２
９はキャリー信号Ｃriを入力した時点で、再度減数カウ
ンタ２７のカウント値Ｃout と除数とを比較し、カウン
ト値Ｃout が除数に等しいか大きければ、更にカウント
を継続し、そうでない場合は動作許可信号Ｅ3 の発生を
停止してカウントを中止する。
ウントを開始し、同時に除数カウンタ２８は除数に達す
るまでカウントを行う。除数カウンタ２８は、カウント
値が除数に達するとキャリーＣroを出力する。判定部２
９はキャリー信号Ｃriを入力した時点で、再度減数カウ
ンタ２７のカウント値Ｃout と除数とを比較し、カウン
ト値Ｃout が除数に等しいか大きければ、更にカウント
を継続し、そうでない場合は動作許可信号Ｅ3 の発生を
停止してカウントを中止する。
【０００６】カウンタの動作が停止した時点で、減数カ
ウンタ２７のカウント値Ｃout が求める剰余となる。
ウンタ２７のカウント値Ｃout が求める剰余となる。
【０００７】
【発明が解決しようとする課題】従来のＲＯＭを用いる
回路においては、メモリ容量が（除数ビット）×（２つ
の被乗数ビット乗）のＲＯＭが必要となり、被除数が増
大するに伴ってメモリ容量が大となるという欠点があ
る。
回路においては、メモリ容量が（除数ビット）×（２つ
の被乗数ビット乗）のＲＯＭが必要となり、被除数が増
大するに伴ってメモリ容量が大となるという欠点があ
る。
【０００８】また、図８の回路では、繰返しカウント処
理を行うので、剰余が得られるまでに時間がかかり、高
速演算には不適であるという欠点がある。
理を行うので、剰余が得られるまでに時間がかかり、高
速演算には不適であるという欠点がある。
【０００９】本発明の目的は、回路規模も小さくかつ高
速に結果を得ることができる剰余算出回路を提供するこ
とである。
速に結果を得ることができる剰余算出回路を提供するこ
とである。
【００１０】
【課題を解決するための手段】本発明によれば、第０〜
第ｎビット（ｎは４以上の整数）からなる２進数の被除
数を除数３で割った余りを算出する剰余算出回路であっ
て、前記被除数の偶数ビット（０を含む）の各々を重み
１とし、前記被除数の奇数ビットの各々を重み２とし、
前記重み１の信号の加算を行ってその加算出力に重み１
の信号を、その桁上げ出力に重み２の信号を夫々出力す
る重み１加算手段と、前記重み２の信号の加算を行って
その加算出力に重み２の信号を、その桁上げ出力に重み
１の信号を夫々出力する重み２加算手段とを設け、これ
等重み１加算手段と重み２加算手段とを用いて前記被除
数の各ビットの加算処理を、重みを考慮しつつその加算
出力と桁上げ出力との信号数の合計がｍビット（ｍ＜ｎ
を満たす整数）に収束するまで行い、この最終的な加算
出力と桁上げ出力とのｍビットパターン状態に応じて除
数３に対する余りを出力する余り出力手段を更に設けた
ことを特徴とする剰余算出回路が得られる。
第ｎビット（ｎは４以上の整数）からなる２進数の被除
数を除数３で割った余りを算出する剰余算出回路であっ
て、前記被除数の偶数ビット（０を含む）の各々を重み
１とし、前記被除数の奇数ビットの各々を重み２とし、
前記重み１の信号の加算を行ってその加算出力に重み１
の信号を、その桁上げ出力に重み２の信号を夫々出力す
る重み１加算手段と、前記重み２の信号の加算を行って
その加算出力に重み２の信号を、その桁上げ出力に重み
１の信号を夫々出力する重み２加算手段とを設け、これ
等重み１加算手段と重み２加算手段とを用いて前記被除
数の各ビットの加算処理を、重みを考慮しつつその加算
出力と桁上げ出力との信号数の合計がｍビット（ｍ＜ｎ
を満たす整数）に収束するまで行い、この最終的な加算
出力と桁上げ出力とのｍビットパターン状態に応じて除
数３に対する余りを出力する余り出力手段を更に設けた
ことを特徴とする剰余算出回路が得られる。
【００１１】
【実施例】以下、本発明について図面を参照しつつ詳細
に説明する。
に説明する。
【００１２】図１〜図３は本発明の原理を説明するため
の図であり、これ等各図を参照して本発明の原理を述べ
る。
の図であり、これ等各図を参照して本発明の原理を述べ
る。
【００１３】図１（Ａ）を参照すると、第０〜第６ビッ
トまでの７ビットの被除数の例が示されており、これ等
各ビットの重み（１０進数表示）とこの各重みを３で割
ったときの余りとの関係を示している。
トまでの７ビットの被除数の例が示されており、これ等
各ビットの重み（１０進数表示）とこの各重みを３で割
ったときの余りとの関係を示している。
【００１４】すなわち、第０ビットである重み１のビッ
ト部分に２進数の“１”が立っている場合は余りが１で
あり、第１ビットである重み２のビット部分に２進数の
“１”が立っている場合は余りが２であることが判る。
一般的には、０を含む偶数ビットに“１”が立っていれ
ば、余りは１であり、奇数ビットに“１”が立っていれ
ば余りは２であることになる。
ト部分に２進数の“１”が立っている場合は余りが１で
あり、第１ビットである重み２のビット部分に２進数の
“１”が立っている場合は余りが２であることが判る。
一般的には、０を含む偶数ビットに“１”が立っていれ
ば、余りは１であり、奇数ビットに“１”が立っていれ
ば余りは２であることになる。
【００１５】例えば、１０進数で４４の場合を考える
と、その２進表現と各ビットの重みを３で割ったときの
余りとの関係は、図１（Ｂ）の如くなる。この被除数４
４のうち偶数ビットに“１”が立っている部分は第２ビ
ット目のみであり、偶数ビットの余りの合計は１とな
る。奇数ビットに“１”が立っている部分は第３，第５
ビット目であり、奇数ビットの余りの合計は２＋２＝４
となり、この余り４は除数３に対しては実質的に余り１
となるので、被除数４４に対する除数３に対する最終的
な余りは、偶数ビットの余りの合計１と、奇数ビットの
余りの合計１との和であり、１＋１＝２となることが判
る。
と、その２進表現と各ビットの重みを３で割ったときの
余りとの関係は、図１（Ｂ）の如くなる。この被除数４
４のうち偶数ビットに“１”が立っている部分は第２ビ
ット目のみであり、偶数ビットの余りの合計は１とな
る。奇数ビットに“１”が立っている部分は第３，第５
ビット目であり、奇数ビットの余りの合計は２＋２＝４
となり、この余り４は除数３に対しては実質的に余り１
となるので、被除数４４に対する除数３に対する最終的
な余りは、偶数ビットの余りの合計１と、奇数ビットの
余りの合計１との和であり、１＋１＝２となることが判
る。
【００１６】そこで、被除数の２進ビットパターンのう
ち偶数ビット（余りは１）と奇数ビット（余りは２）と
を夫々グループ分けして、偶数ビットグループについて
各ビットの全加算を行い、また奇数ビットグループにつ
いて同じく全加算を行い、各グループの全加算結果（加
算（Ｓｕｍ）出力と桁上げ（Ｃａｒｒｙ）出力）とを求
めて、更にこれ等加算処理を繰返して行えば最終的に除
数３に対する余りが得られることは容易に想像されると
ころである。
ち偶数ビット（余りは１）と奇数ビット（余りは２）と
を夫々グループ分けして、偶数ビットグループについて
各ビットの全加算を行い、また奇数ビットグループにつ
いて同じく全加算を行い、各グループの全加算結果（加
算（Ｓｕｍ）出力と桁上げ（Ｃａｒｒｙ）出力）とを求
めて、更にこれ等加算処理を繰返して行えば最終的に除
数３に対する余りが得られることは容易に想像されると
ころである。
【００１７】従って、先ず、余り１を示す偶数ビットグ
ループと余り２を示す奇数ビットグループとの全加算結
果がどのようになるかを図２，３に示す。図２は余り１
を表わすビット同士の全加算態様を示し、３入力全加算
器に余り１表わす３ビットが、１＋１＋０及び１＋０＋
０なる形で入力された場合の全加算結果を示している。
ループと余り２を示す奇数ビットグループとの全加算結
果がどのようになるかを図２，３に示す。図２は余り１
を表わすビット同士の全加算態様を示し、３入力全加算
器に余り１表わす３ビットが、１＋１＋０及び１＋０＋
０なる形で入力された場合の全加算結果を示している。
【００１８】この例からも明らかな如く、余り１を表わ
すビット同士の全加算結果は、加算出力（Ｓ）に同じく
余り１を示す信号が、桁上げ出力（ＣＲＹ）に余り２を
示す信号が夫々得られることになる。
すビット同士の全加算結果は、加算出力（Ｓ）に同じく
余り１を示す信号が、桁上げ出力（ＣＲＹ）に余り２を
示す信号が夫々得られることになる。
【００１９】図３は余り２を表すビット同士の全加算態
様を示し、３入力全加算器に余り２を示す３ビットが、
２＋２＋０及び２＋０＋０なる形で入力された場合の全
加算結果を示している。
様を示し、３入力全加算器に余り２を示す３ビットが、
２＋２＋０及び２＋０＋０なる形で入力された場合の全
加算結果を示している。
【００２０】この例からも明らかな如く、余り２を示す
ビット同士の全加算結果は、加算出力（Ｓ）に同じく余
り２を示す信号が、桁上げ出力（ＣＲＹ）に余り１を示
す信号が夫々得られることになる。
ビット同士の全加算結果は、加算出力（Ｓ）に同じく余
り２を示す信号が、桁上げ出力（ＣＲＹ）に余り１を示
す信号が夫々得られることになる。
【００２１】図１〜図３を用いて説明した上記事実を基
に、実際に６ビットの被除数の除数３に対する剰余を求
める回路を図４に示す。
に、実際に６ビットの被除数の除数３に対する剰余を求
める回路を図４に示す。
【００２２】先ず、被除数の余り１を示す偶数ビットグ
ループ（本例では第０，第２，第４の３ビット）を全加
算器４１の３入力Ａ〜Ｃとし、その加算出力Ｓには余り
１を示す信号が、その桁上げ出力ＣＲＹには余り２を示
す信号が夫々得られる。
ループ（本例では第０，第２，第４の３ビット）を全加
算器４１の３入力Ａ〜Ｃとし、その加算出力Ｓには余り
１を示す信号が、その桁上げ出力ＣＲＹには余り２を示
す信号が夫々得られる。
【００２３】尚、図４において、全加算器４１〜４４の
各入出力の信号線に付した「１」，「２」の数字は余り
を示しており、以下この重り「１」及び「２」を各信号
の重みとして考えることにし、重み１，２として表現す
ることにする。
各入出力の信号線に付した「１」，「２」の数字は余り
を示しており、以下この重り「１」及び「２」を各信号
の重みとして考えることにし、重み１，２として表現す
ることにする。
【００２４】次に、被除数の余り（重み２）を示す奇数
ビットグループ（本例では第１，第３，第５の３ビッ
ト）を全加算器４２の３入力Ａ〜Ｃとし、その加算出力
Ｓには重み２を示す信号が、その桁上げ出力ＣＲＹには
重み１を示す信号が夫々得られる。
ビットグループ（本例では第１，第３，第５の３ビッ
ト）を全加算器４２の３入力Ａ〜Ｃとし、その加算出力
Ｓには重み２を示す信号が、その桁上げ出力ＣＲＹには
重み１を示す信号が夫々得られる。
【００２５】そして、全加算器４１の重み１の信号Ｓと
全加算器４２の重み１の信号ＣＲＹとを（同一重み同士
を）全加算器４３の２入力Ａ，Ｂへ印加して、その加算
出力Ｓに重み１の信号を、桁上げ出力ＣＲＹに重み２の
信号を夫々得る。
全加算器４２の重み１の信号ＣＲＹとを（同一重み同士
を）全加算器４３の２入力Ａ，Ｂへ印加して、その加算
出力Ｓに重み１の信号を、桁上げ出力ＣＲＹに重み２の
信号を夫々得る。
【００２６】また、全加算器４１の重み２の信号ＣＲＹ
と全加算器４２の重み２の信号Ｓと、更には全加算器４
３の重み２の桁上げ信号ＣＲＹとを（同一重み同士）を
全加算器４４の３入力Ａ〜Ｃへ印加して、その加算出力
Ｓに重み２信号を、桁上げ出力ＣＲＹに重み１の信号を
夫々得る。
と全加算器４２の重み２の信号Ｓと、更には全加算器４
３の重み２の桁上げ信号ＣＲＹとを（同一重み同士）を
全加算器４４の３入力Ａ〜Ｃへ印加して、その加算出力
Ｓに重み２信号を、桁上げ出力ＣＲＹに重み１の信号を
夫々得る。
【００２７】こうして、最終的に重み１，２を示す信号
が３本になった時点で全加算処理を終了し、この３ビッ
トの信号をモジュロ３算出回路４５の入力ａ〜ｃとす
る。このモジュロ３算出回路４５は３入力ａ〜ｃのビッ
トパターンにより一義的に定まる。剰余を出力するもの
であり、３ビットアドレス入力とするＲＯＭにて構成で
きる。
が３本になった時点で全加算処理を終了し、この３ビッ
トの信号をモジュロ３算出回路４５の入力ａ〜ｃとす
る。このモジュロ３算出回路４５は３入力ａ〜ｃのビッ
トパターンにより一義的に定まる。剰余を出力するもの
であり、３ビットアドレス入力とするＲＯＭにて構成で
きる。
【００２８】図５はこのモジュロ３算出回路４５の例を
示す図であり、（Ａ）は３入力アドレス（各数字は重み
を表わす）を有するＲＯＭであり、（Ｂ）は３入力アド
レスａ，ｂ，ｃと剰余出力ＯＵＴとの関係を示す。
示す図であり、（Ａ）は３入力アドレス（各数字は重み
を表わす）を有するＲＯＭであり、（Ｂ）は３入力アド
レスａ，ｂ，ｃと剰余出力ＯＵＴとの関係を示す。
【００２９】図６はモジュロ３算出回路４５の他の例を
示す回路図であり、ＲＯＭの代わりに組合わせ論理回路
を用いたものである。３入力ａ，ｂ，ｃ及びその反転信
号をアンドゲート６１〜６７及びオアゲート６８〜７０
の組合せ回路へ入力し、オアゲート６８の出力より余り
０を、オアゲート６９の出力より余り１を、オアゲート
７０の出力より余り２を夫々得るものである。
示す回路図であり、ＲＯＭの代わりに組合わせ論理回路
を用いたものである。３入力ａ，ｂ，ｃ及びその反転信
号をアンドゲート６１〜６７及びオアゲート６８〜７０
の組合せ回路へ入力し、オアゲート６８の出力より余り
０を、オアゲート６９の出力より余り１を、オアゲート
７０の出力より余り２を夫々得るものである。
【００３０】図７は被除数が１２ビットの場合の本発明
の実施例の回路図であり、本例においても各全加算器７
１〜８２の入出力信号線に付した「１」，「２」の数字
は重み（余り）「１」，「２」を示すものとする。
の実施例の回路図であり、本例においても各全加算器７
１〜８２の入出力信号線に付した「１」，「２」の数字
は重み（余り）「１」，「２」を示すものとする。
【００３１】全加算器７１，７２は被除数の偶数ビット
（重み１）の加算を行い、全加算器７３，７４は奇数ビ
ット（重み２）の全加算を行う。全加算器７５は前段の
全加算器７１，７２の重み１の信号Ｓを加算し、全加算
器７６は前段の全加算器７１，７２の重み２の信号ＣＲ
Ｙと全加算器７５の重み２の信号ＣＲＹとを加算する。
（重み１）の加算を行い、全加算器７３，７４は奇数ビ
ット（重み２）の全加算を行う。全加算器７５は前段の
全加算器７１，７２の重み１の信号Ｓを加算し、全加算
器７６は前段の全加算器７１，７２の重み２の信号ＣＲ
Ｙと全加算器７５の重み２の信号ＣＲＹとを加算する。
【００３２】全加算器７７は前段の全加算器７３，７４
の重み２の信号Ｓを加算し、全加算器７８は前段の全加
算器７３，７４の重み１の信号ＣＲＹと全加算器７７の
重み１の信号ＣＲＹとを加算する。
の重み２の信号Ｓを加算し、全加算器７８は前段の全加
算器７３，７４の重み１の信号ＣＲＹと全加算器７７の
重み１の信号ＣＲＹとを加算する。
【００３３】次段以降の各全加算器７９〜８２において
も各信号の重みを考慮しつつ同一重み同士の加算処理を
行い、最終的に３ビット信号となるまで前述の加算処理
が繰返される。そして、この最終的な３ビットの信号を
モジュロ３算出回路４５へ入力して剰余出力ＯＵＴが得
られるようになっている。
も各信号の重みを考慮しつつ同一重み同士の加算処理を
行い、最終的に３ビット信号となるまで前述の加算処理
が繰返される。そして、この最終的な３ビットの信号を
モジュロ３算出回路４５へ入力して剰余出力ＯＵＴが得
られるようになっている。
【００３４】尚、上記実施例では、加算処理を全て全加
算器を用いて行うようにしているが、例えば図４の例で
は、４３の加算器は半加算器を、また図７の例では、７
５，７７，８１の加算器は半加算器を用いることができ
る。
算器を用いて行うようにしているが、例えば図４の例で
は、４３の加算器は半加算器を、また図７の例では、７
５，７７，８１の加算器は半加算器を用いることができ
る。
【００３５】また、最終的に３ビット信号に収束するま
で加算処理を繰返し行っているが、２ビットでも４ビッ
トでも良く、２ビットや４ビットの場合には、それに対
応してモジュロ３算出回路の構成を変更すれば良い。要
は、被除数のビット数よりも少ないビット数になるまで
同一重み同士の加算処理を繰返し行って、最後にその最
終的に得られたビット数のパターンでモジュロ３出力を
決定するようにすれば、メモリ（ＲＯＭ）容量も小さく
なりかつ高速動作となる。
で加算処理を繰返し行っているが、２ビットでも４ビッ
トでも良く、２ビットや４ビットの場合には、それに対
応してモジュロ３算出回路の構成を変更すれば良い。要
は、被除数のビット数よりも少ないビット数になるまで
同一重み同士の加算処理を繰返し行って、最後にその最
終的に得られたビット数のパターンでモジュロ３出力を
決定するようにすれば、メモリ（ＲＯＭ）容量も小さく
なりかつ高速動作となる。
【００３６】
【発明の効果】以上述べた如く、本発明によれば、極め
て簡単な構成で高速性の剰余算出が行えるという効果が
ある。
て簡単な構成で高速性の剰余算出が行えるという効果が
ある。
【図１】本発明の原理を説明するための図である。
【図２】本発明の原理を説明するための図である。
【図３】本発明の原理を説明するための図である。
【図４】本発明の一実施例のブロック図である。
【図５】図４のモジュロ３算出回路４５の一例を示す図
である。
である。
【図６】図４のモジュロ３算出回路４５の他の例を示す
図である。
図である。
【図７】本発明の他の実施例のブロック図である。
【図８】従来の剰余算出回路のブロック図である。
【図９】図８のブロックの動作を示すタイムチャートで
ある。
ある。
４１〜４４ 全加算器 ４５ モジュロ３算出回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤田 仁 東京都港区西新橋三丁目20番４号 日本 電気エンジニアリング株式会社内 (72)発明者 岡本 浩之 宮城県黒川郡大和町吉岡字雷神２番地 宮城日本電気株式会会社内 (56)参考文献 特開 昭62−84336（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 第０〜第ｎビット（ｎは４以上の整数）
からなる２進数の被除数を除数３で割った余りを算出す
る剰余算出回路であって、前記被除数の偶数ビット（０
を含む）の各々を重み１とし、前記被除数の奇数ビット
の各々を重み２とし、前記重み１の信号の加算を行って
その加算出力に重み１の信号を、その桁上げ出力に重み
２の信号を夫々出力する重み１加算手段と、前記重み２
の信号の加算を行ってその加算出力に重み２の信号を、
その桁上げ出力に重み１の信号を夫々出力する重み２加
算手段とを設け、これ等重み１加算手段と重み２加算手
段とを用いて前記被除数の各ビットの加算処理を、重み
を考慮しつつその加算出力と桁上げ出力との信号数の合
計がｍビット（ｍ＜ｎを満たす整数）に収束するまで行
い、この最終的な加算出力と桁上げ出力とのｍビットパ
ターン状態に応じて除数３に対する余りを出力する余り
出力手段を更に設けたことを特徴とする剰余算出回路。 - 【請求項２】 前記余り出力手段は前記ｍビットをアド
レス入力としこのアドレスに対応して除数３に対する余
りを出力するリードオンリメモリであることを特徴とす
る剰余算出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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