JPH0844533A - バレルシフタ装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】制御信号を入力とする２の補数変換回路と負の
最小値検出回路を不要とし、シフト制御部の金物量が大
幅に低減すると共に、配線長が大幅に短縮でき、小形
化、高速化が実現できるバレルシフタ装置を提供する。 【構成】シフト方向とシフト量を２の補数形式で表した
制御信号により入力データを指定方向に指定量シフトし
て出力するバレルシフタ装置において、制御信号の最上
位ビットが“１”の場合、下位または上位へ１ビット入
力データをシフトし、“０”の場合、入力データをシフ
ト無く出力させるセレクタと、最上位ビットが“０”の
場合、最上位ビットを除くｎ−１ビットの内最下位から
ｉ桁目が“１”ならば入力データを上位または下位に２
^i-1 ビットシフトし、“０”ならば入力データをシフト
無しに出力し、最上位ビットが“１”の場合、ｉ桁目が
“０”ならば入力データを下位または上位へ２^i-1 ビッ
トシフトし、“１”ならば入力データをシフト無しに出
力する、ｎ−１ビットに対応するｎ−１個のセレクタと
を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル演算装置に
用いられるバレルシフタ装置に関するものであり、具体
的にはシフト方向とシフト量を２の補数形式で表わした
制御信号により入力データを指定方向に指定量シフトし
て出力するバレルシフタ装置に関するものである。

【０００２】

【従来の技術】従来のこの種のバレルシフタ装置は、入
力データを上位または下位へシフトさせる方向を表す制
御信号とシフト量を表す制御信号によりシフトされたデ
ータを出力するデータシフト部と、２の補数形式のシフ
ト制御信号からシフト方向とシフト量を表す制御信号を
形成する制御部を組合せた構成が採られていた。

【０００３】図３は従来のバレルシフタ装置のデータシ
フト部の構成例であり、１、２、３、４はセレクタ、
５、６、７、８はセレクト信号発生回路、信号記号のＡ
１２〜Ａ１はデータ入力、Ｘ１２〜Ｘ１はデータ出力、
ＳＨ４〜ＳＨ１はシフト量信号、Ｒ、Ｌは各々右シフト
信号と左シフト信号、ＦＭは上位埋めデータ、ＦＬは下
位埋めデータであり、データ幅12ビット、右シフト最大
７ビット、左シフト最大８ビットの機能を持つ構成例を
示す。図３において、セレクタ１と同一のセレクタが１
１個セレクタ１の右側に配置され、計１２個のセレクタ
( 以下第１段シフタと称する）のＩＴ端子に入力データ
Ａ１２〜Ａ１が各々入力されると共に各々右隣のセレク
タのＩＲ端子および左隣のセレクタのＩＬ端子に入力さ
れている。データ入力Ａ１２がＩＴ端子へ入力されるセ
レクタのＩＲ端子には上位埋めデータＦＭが、データ入
力Ａ１がＩＴ端子へ入力されるセレクタのＩＬ端子には
下位埋めデータＦＬが各々入力されている。

【０００４】図４はセレクタ１の論理回路例であり、１
０１、１０２、１０３は２入力ＡＮＤゲート、１０４は
３入力ＯＲゲートであり、３入力ＯＲゲート１０４の３
個の入力には２入力ＡＮＤゲート１０１、１０２、１０
３の出力が、３入力ＯＲゲート１０４の出力にはＹ端子
が接続され、２入力ＡＮＤゲート１０１の入力はＩＲ端
子とＲｉ端子、２入力ＡＮＤゲート１０２の入力はＩＴ
端子とＴｉ端子、２入力ＡＮＤゲート１０３の入力はＩ
Ｌ端子とＬｉ端子であり、Ｒｉ端子が“１”レベルの場
合ＩＲ端子のデータがＹ端子へ、Ｔｉ端子が“１”レベ
ルの場合ＩＴ端子のデータがＹ端子へ、Ｌｉ端子が
“１”レベルの場合ＩＬ端子のデータがＹ端子へ出力さ
れる。前記１２個のセレクタのＲｉ端子、Ｔｉ端子、Ｌ
ｉ端子は各々セレクト信号発生回路５のＹＲ端子（信号
名Ｒ１）、ＹＴ端子（信号名Ｔ１）、ＹＬ端子（信号名
Ｌ１）に接続されている（図３では省略）。

【０００５】図５はセレクト信号発生回路５の論理回路
例であり、１０５、１０６は２入力ＡＮＤゲート、１０
７はインバータであり、２入力ＡＮＤゲート１０５の入
力はＲ端子とＴ端子で出力はＹＲ端子、２入力ＡＮＤゲ
ート１０６の入力はＬ端子とＴ端子で出力はＹＬ端子、
インバータ１０７の入力はＴ端子で出力はＹＴ端子であ
る。

【０００６】図３においてセレクト信号発生回路５のＲ
端子には右シフト信号Ｒが、Ｌ端子には左シフト信号Ｌ
が、Ｔ端子にはシフト量信号ＳＨ１が入力されている。
シフト量信号ＳＨ１が“０”の場合、セレクト信号発生
回路５のＴ端子は“０”であり、ＹＲ端子、ＹＴ端子、
ＹＬ端子の出力信号Ｒ１、Ｔ１、Ｌ１はシフト信号Ｒ、
Ｌのレベルに関係無く各々“０”、“１”、“０”とな
るため、入力データＡ１２〜Ａ１は前記１２個のセレク
タのＩＴ端子から入力してＹ端子へ通過し、シフト無し
の動作となる。シフト量信号ＳＨ１が“１”で右シフト
信号Ｒが“１”、左シフト信号Ｌが“０”の場合、セレ
クト信号発生回路５の出力信号Ｒ１、Ｔ１、Ｌ１は各々
“１”、“０”、“０”となるため、入力データＡ１２
〜Ａ１は前記１２個のセレクタのＩＲ端子から入力して
Ｙ端子へ通過し、右側へ１ビットシフトする動作とな
る。入力データＡ１２を入力データの最上位ビット、入
力データＡ１を入力データの最下位ビットとすると、１
ビット右シフトの場合にはデータの最上位側のセレクタ
１の出力には上位埋めデータＦＭが出力される。シフト
量信号ＳＨ１が“１”で左シフト信号Ｌが“１”、右シ
フト信号Ｒが“０”の場合、セレクト信号発生回路５の
出力信号Ｒ１、Ｔ１、Ｌ１は各々“０”、“０”、
“１”となるため、入力データＡ１２〜Ａ１は前記１２
個のセレクタのＩＬ端子から入力してＹ端子へ通過し、
左側へ１ビットシフトする動作となる。この場合にはデ
ータの最下位側のセレクタの出力には下位埋めデータＦ
Ｌが出力される。以上の説明より明らかな様に、シフト
量信号ＳＨ１は第１段シフタの入力データを１ビットシ
フトする制御信号である。

【０００７】図３において、第１段シフタの出力はセレ
クタ２とこの右側に配置された１１個のセレクタ( 以下
第２段シフタと称する）に入力される。第２段シフタ１
２個のセレクタの機能はセレクタ１と同一であり、第１
段シフタの各セレクタの出力端子Ｙは直下に配置された
第２段シフタのセレクタのＩＴ端子に接続されると共
に、右側に２個離れたセレクタのＩＲ端子と、左側に２
個離れたセレクタのＩＬ端子に接続されている。データ
の最上位から２個分のセレクタのＩＲ端子には上位埋め
データＦＭが、データの最下位から２個のセレクタのＩ
Ｌ端子には下位埋めデータＦＬが入力されている。前記
セレクタのＲｉ端子、Ｔｉ端子、Ｌｉ端子は全てセレク
ト信号発生回路５と同一の機能を持つセレクト信号発生
回路６のＹＲ端子（信号名Ｒ２）、ＹＴ端子（信号名Ｔ
２）、ＴＬ端子（信号名Ｌ２）に各々接続され、( 図３
では省略）、セレクト信号発生回路６のＲ端子には右シ
フト信号Ｒ、Ｌ端子には左シフト信号Ｌ、Ｔ端子にはシ
フト量信号ＳＨ２が入力されている。第１段シフタの動
作との差異はシフト量信号ＳＨ２が“１”の場合には右
シフト信号Ｒが“１”ならば右側へ２ビットシフトさ
れ、左シフト信号Ｌが“１”ならば左側へ２ビットシフ
トすることである。また、右シフトの場合にはデータの
最上位側の２ビット分のセレクタの出力には上位埋めデ
ータＦＭが出力され、左シフトの場合にはデータの最下
位側の２ビット分のセレクタの出力には下位埋めデータ
ＦＬが出力される。以上の説明より、シフト量信号ＳＨ
２は第２段シフタの入力データを２ビットシフトする制
御信号となる。

【０００８】図３において、第２段シフタの出力はセレ
クタ３とこの右側に配置された１１個のセレクタ（以下
第３段シフタと称する）に入力される。第３段シフタの
１２個のセレクタの機能はセレクタ１と同一であり、第
２段シフタのセレクタの出力端子Ｙは直下に配置された
第３段シフタのセレクタのＩＴ端子に接続されると共
に、右側に４個離れたセレクタのＩＲ端子と、左側に４
個離れたセレクタのＩＬ端子に接続されており、データ
の最上位から４個分のセレクタのＩＲ端子には上位埋め
データＦＭが、データの最下位から４個のセレクタのＩ
Ｌ端子には下位埋めデータＦＬが入力されている。前記
セレクタのＲｉ端子、Ｔｉ端子、Ｌｉ端子は全てセレク
ト信号発生回路５と同一の機能を持つセレクト信号発生
回路７のＹＲ端子（信号名Ｒ３）、ＹＴ端子（信号名Ｔ
３）、ＹＬ端子（信号名Ｌ３）に各々接続され、( 図３
では省略）、セレクト信号発生回路７のＲ端子には右シ
フト信号Ｒ、Ｌ端子には左シフト信号Ｌ、Ｔ端子にはシ
フト量信号ＳＨ３が入力されている。第３段シフタの動
作は第１段シフタと第２段シフタの説明より明らかな様
に、シフト量信号ＳＨ３と右シフト信号Ｒと左シフト信
号Ｌにより第２段シフタの出力を右側または左側へ４ビ
ットシフトするため、シフト量信号ＳＨ３は第３段シフ
タの入力データを４ビットシフトする制御信号となる。

【０００９】以上説明した第１段シフタから第３段シフ
タにより、シフト量信号ＳＨ１〜ＳＨ３および右シフト
信号Ｒと左シフト信号Ｌを組合わせることにより、右側
へ７〜１ビットシフト、左側へ７〜１ビットシフトまた
はシフト無し（シフト量０）が選択できる。

【００１０】図３の第３段シフトの下段にはセレクタ４
と同一のセレクタが右側に１１個配置され（以下第４段
シフタと称す）、第３段シフタのセレクタの出力端子Ｙ
は直下に配置された第４段シフタのセレクタのＩＴ端子
に接続されると共に、右側に８個離れたセレクタのＩＲ
端子に接続され、データの最上位から８個分のセレクタ
のＩＲ端子には上位埋めデータＦＭが入力され、第４段
シフタを構成する１２個のセレクタのＹ端子から出力デ
ータＸ１２〜Ｘ１が出力されている。

【００１１】図６はセレクタ４の論理回路例であり、１
０８、１０９は２入力ＡＮＤゲート、１１０は２入力Ｏ
Ｒゲートであり２入力ＯＲゲート１１０の出力にはＹ端
子が、入力には２入力ＡＮＤゲート１０８、１０９の出
力が接続され、２入力ＡＮＤゲート１０８の入力にはＩ
Ｒ端子とＲｉ端子が、２入力ＡＮＤゲート１０９の入力
にはＩＴ端子とＴｉ端子が接続されており、Ｔｉ端子が
“１”レベルの場合にはＩＴ端子のデータがＹ端子へ、
Ｒｉ端子が“１”レベルの場合にはＩＲ端子のデータが
Ｙ端子へ出力される。第４段シフタの１２個のセレクタ
のＲｉ端子（信号名Ｒ４) 、Ｔｉ端子（信号名Ｔ４) 、
は全てセレクト信号発生回路８のＹＲ端子、ＹＴ端子に
各々接続され（図３では省略）、セレクト信号発生回路
８のＡ端子にはシフト量信号ＳＨ４が入力される。

【００１２】図７はセレクト信号発生回路８の論理回路
例であり、１１１はインバータであり、Ａ端子がＹＲ端
子とインバータ１１１の入力に接続され、インバータ１
１１の出力がＹＴ端子に接続されており、Ａ端子のデー
タがＹＲ端子へ、Ａ端子の反転データがＹＴ端子へ出力
される。シフト量信号ＳＨ４が“０”の場合、第４段シ
フタの１２個のセレクタのＹＴ端子とＹＲ端子は各々
“１”、“０”となるため、前記セレクタのＩＴ端子の
データはＹ端子へ出力され、第４段シフタはシフト無し
となる。シフト量信号ＳＨ４が“１”の場合、第４段シ
フタの１２個のセレクタのＹＴ端子とＹＲ端子は各々
“０”、“１”となるため、前記セレクタのＩＲ端子の
データはＹ端子へ出力され、第４段シフタは８ビット右
シフトの動作となる。４ビットの２の補数で表示できる
数は＋７〜−８であるため、−８ビットシフトのみを前
記第４段シフタで動作させる。

【００１３】以上の説明より、２の補数形式のシフト制
御信号により前記データシフト部を制御するためには、
前記制御シフト制御信号の最上位ビットである符号ビッ
トが“０”の場合には左シフト信号Ｌを“１”とし、前
記符号ビットが“１”の場合には右シフト信号Ｒを
“１”とし、前記符号ビットを除く３ビットで表わされ
る数値の絶対値をとってシフト量信号ＳＨ３、ＳＨ２、
ＳＨ１とし、−８ビットシフトの場合のみ負の最小値を
検出して、即ちシフト制御信号が“１０００”の状態を
検出してシフト量信号ＳＨ４を“１”とすればよい。

【００１４】図８は前記動作を実現する制御部の構成例
であり、１０は２の補数変換回路、１１、１２、１３は
セレクタ、１４は４入力ＡＮＤゲート、１５、１６、１
７、１８はインバータ、Ｓ４、Ｓ３、Ｓ２、Ｓ１はシフ
ト制御信号、Ｒは右シフト信号、Ｌは左シフト信号、Ｓ
Ｈ４、ＳＨ３、ＳＨ２、ＳＨ１はシフト量信号であり、
右シフト信号Ｒ、左シフト信号Ｌ、シフト量信号ＳＨ
４、ＳＨ３、ＳＨ２、ＳＨ１は図３で説明した信号と同
一である。シフト制御信号Ｓ１は２の補数変換回路１０
のＡ１端子とセレクタ１１のＡ端子とインバータ１５の
入力に、シフト制御信号Ｓ２は２の補数変換回路１０の
Ａ２端子とセレクタ１２のＡ端子とインバータ１６の入
力に、シフト制御信号Ｓ３は２の補数変換回路１０のＡ
３端子とセレクタ１３のＡ端子とインバータ１７の入力
に接続され、シフト制御信号Ｓ４はセレクタ１１、１
２、１３のＳＢ端子と４入力ＡＮＤゲート１４の一つの
入力端子とインバータ１８へ接続されると共にＲ信号と
して出力され、４入力ＡＮＤゲート１４の他の３入力に
はインバータ１５、１６、１７の出力が接続され、２の
補数変換回路１０のＸ１、Ｘ２、Ｘ３端子は各々セレク
タ１１、１２、１３のＢ端子に接続され、セレクタ１
１、１２、１３のＸ端子は各々ＳＨ１、ＳＨ２、ＳＨ３
信号として出力され、４入力ＡＮＤゲート１４の出力は
ＳＨ４信号として、インバータ１８の出力はＬ信号とし
て出力されている。

【００１５】図９はセレクタ１１、１２、１３の論理回
路例であり、１２１、１２２は２入力ＡＮＤゲート、１
２０は２入力ＯＲゲート、１２３はインバータであり、
２入力ＯＲゲート１２０の出力はＸ端子、２入力ＯＲゲ
ート１２０の入力には２入力ＡＮＤゲート１２１、１２
２の出力が接続され、２入力ＡＮＤゲート１２１の入力
にはＡ端子とインバータ１２３の出力が、２入力ＡＮＤ
ゲート１２２の入力にはＢ端子とＳＢ端子が接続され、
インバータ１２３の入力がＳＢ端子に接続されており、
ＳＢ端子が“１”の場合にはＢ端子の信号がＸ端子に出
力され、ＳＢ端子が“０”の場合には、Ａ端子の信号が
Ｘ端子に出力される動作をおこなう。

【００１６】図１０は２の補数変換回路１０の論理回路
例であり、１２４、１２５、１２６はインバータ、１２
７、１２８は２入力ＡＮＤゲート、１２９、１３０、１
３１は排他的ＯＲゲートであり、Ａ１、Ａ２、Ａ３端子
が各々インバータ１２４、１２５、１２６の入力に接続
され、排他的ＯＲゲート１２９の入力にはインバータ１
２４の出力と２入力ＡＮＤゲート１２７の出力が、排他
的ＯＲゲート１３０の入力にはインバータ１２５の出力
と２入力ＡＮＤゲート１２８の出力が、排他的ＯＲゲー
ト１３１の入力にはインバータ１２６の出力とレベル
“１”が各々接続され、排他的ＯＲゲート１２９、１３
０、１３１の出力は各々Ｘ３、Ｘ２、Ｘ１端子に接続さ
れ、２入力ＡＮＤゲート１２８の入力にはレベル“１”
とインバータ１２６の出力が２入力ＡＮＤゲート１２７
の入力には２入力ＡＮＤゲート１２８の出力とインバー
タ１２５の出力が接続されている。排他的ＯＲゲート１
３１の出力は片側の入力がレベル“１”のためインバー
タ１２６の出力が反転してＸ１端子に出力される。排他
的ＯＲゲート１３０の出力はインバータ１２６の出力が
“１”の場合２入力ＡＮＤゲート１２８の出力が“１”
となるためインバータ１２５の出力が反転してＸ２端子
に出力され、インバータ１２６の出力が“０”の場合２
入力ＡＮＤゲート１２８の出力が“０”となるためイン
バータ１２５の出力がそのままＸ２端子に出力される。
同様に排他的ＯＲゲート１２９の出力はインバータ１２
６とインバータ１２５の出力が両方共“１”の場合イン
バータ１２４の出力を反転しＸ３端子に出力され、イン
バータ１２６とインバータ１２５のいずれかの出力が
“０”の場合にはインバータ１２４の出力がそのままＸ
３端子へ出力されるため、２の補数変換回路１０はＡ
３、Ａ２、Ａ１端子の入力データを反転して１を加算す
る２の補数変換動作をおこなう。図８において、シフト
制御信号Ｓ４をシフト方向を表す符号ビット、シフト制
御信号Ｓ３、Ｓ２、Ｓ１を符号ビットに続くシフト量デ
ータビットとすれば、シフト制御信号Ｓ４が“０”即ち
シフト量が正の場合には符号ビットを除くシフト制御信
号Ｓ３、Ｓ２、Ｓ１をセレクタ１３、１２、１１を通し
てシフト量信号ＳＨ３、ＳＨ２、ＳＨ１として出力し、
シフト制御信号Ｓ４が“１”即ちシフト量が負の場合に
は符号ビットを除くシフト制御信号Ｓ３、Ｓ２、Ｓ１で
表される負のデータを２の補数変換回路１０を通して正
のデータに変換した後セレクタ１３、１２、１１を通し
てシフト量信号ＳＨ３、ＳＨ２、ＳＨ１として出力す
る。シフト量信号ＳＨ４はシフト制御信号Ｓ４、Ｓ３、
Ｓ２、Ｓ１で表されるデータが負の最小値、即ち“１０
００”の場合“１”とすればよいから、インバータ１
５、１６、１７と４入力ＡＮＤゲート１４によりシフト
量信号ＳＨ４を作成できる。さらに前記シフト量が正の
場合左シフト、前記シフト量が負の場合右シフトとすれ
ば、右シフト信号Ｒはシフト制御信号Ｓ４、左シフト信
号Ｌはシフト制御信号Ｓ４をインバータ１８で反転して
作成できる。

【００１７】以上説明した従来のバレルシフタ装置で
は、２の補数形式のシフト制御信号Ｓ４、Ｓ３、Ｓ２、
Ｓ１を入力して正数のシフト量を表すシフト量信号ＳＨ
３、ＳＨ２、ＳＨ１信号を作成するために２の補数変換
が必要であるため、シフト制御信号のビット数が増加
し、シフト量が大きくなる程前記２の補数変換における
＋１加算に必要なキャリー伝搬時間が増加して高速化の
妨げとなる。また、図３で説明した様に、シフト制御信
号で表される負の最小値のためのみに最もシフト量が大
きいシフタ（図３の第４段シフタ）が必要となり、該シ
フタはシフト制御信号のビット数が１ビット増加する毎
に２倍のシフト量が必要となるため、その配線長もシフ
ト量に比例して増加し、バレルシフタ装置が大形化する
とともに、速度も低下する問題がある。

【００１８】

【発明が解決しようとする課題】本発明の目的は、シフ
ト方向とシフト量を２の補数形式で表した制御信号によ
り入力データを指定方向に指定量シフトして出力するた
め、制御信号を入力とする２の補数変換回路と負の最小
値検出回路を不要とし、シフト制御部の金物量が大幅に
低減すると共に、配線長が大幅に短縮でき、小形化、高
速化が実現できるバレルシフタ装置を提供することにあ
る。

【００１９】

【課題を解決するための手段】シフト制御信号で表され
るシフト量が負の場合には、シフト量を１だけ減らして
入力データを所定方向にシフトし、不足する１ビットシ
フトを追加する構成とすればよい。即ち、シフト量が負
の場合には、追加した１ビットシフタにより、−１ビッ
ト（図３の例では右側へ１ビット）シフトさせることに
より、シフト量が負の最小値の場合には、図３の例では
第１段シフタ〜第３段シフタにより−７（右側へ７）ビ
ットをシフトできれば全体で−８ビットシフトが実現で
きる。

【００２０】従って本発明の構成は以下に示す通りであ
る。即ち、ｎビットの２の補数形式の制御信号により＋
（２^n-1 −１）ビットから−２^n-1 ビットまで入力デー
タを上位または下位にシフトして出力するバレルシフタ
装置において、前記制御信号の最上位ビットが“１”の
場合、下位または上位へ１ビット入力データをシフト
し、前記最上位ビットが“０”の場合、入力データをシ
フト無く出力させるセレクタと、前記最上位ビットが
“０”の場合、前記最上位ビットを除くｎ−１ビットの
内最下位からｉ桁目（ｉはｎ−１≧ｉ≧１の整数）が
“１”ならば入力データを上位または下位に２^i-1 ビッ
トシフトし、前記ｉ桁目が“０”ならば前記入力データ
をシフト無しに出力し、前記最上位ビットが“１”の場
合、前記ｉ桁目が“０”ならば入力データを下位または
上位へ２^i-1 ビットシフトし、前記ｉ桁目が“１”なら
ば前記入力データをシフト無しに出力する、前記ｎ−１
ビットに対応するｎ−１個のセレクタとを有することを
特徴とするバレルシフタ装置としての構成を有する。

【００２１】

【作用】これにより、従来の構成で必要とした最小値の
みのために用いられ最もシフト量が大きいシフタ（図３
の第４段シフタ）を小形な１ビットのみシフトするシフ
タに置換えられる。さらに、前記１ビットシフタは従来
の構成で必要とした２の補数変換における＋１加算と同
一機能、即ちシフト制御信号で表されるシフト量が負の
場合に＋１加算することは図３の構成で右側に１ビット
シフトを行うことと同一動作となるため、高速化の妨げ
となる＋１加算回路が不要となり、従来の構成における
各課題が解決できる。

【００２２】

【実施例】本発明の実施例を以下に図面により詳細に説
明する。

【００２３】図１は本発明によるバレルシフタ装置の構
成例であり、２０、２１、２２、２３はセレクタ、２
４、２５、２６、２７はセレクト信号発生回路、信号記
号のＡ１２〜Ａ１はデータ入力、Ｘ１２〜Ｘ１はデータ
出力、Ｓ４〜Ｓ１はシフト制御信号であり、シフト制御
信号Ｓ４は符号を表す最上位ビット、ＦＭは上位埋めデ
ータ、ＦＬは下位埋めデータである。図１において、セ
レクタ２０と同一のセレクタが１１個セレクタ２０の右
側に配置され、計１２個のセレクタ（以下第１段シフタ
称す）のＩＴ端子に入力データＡ１２〜Ａ１が各々入力
されると共に、データ入力Ａｉ（ｉ＝１２〜２）は各々
右隣のセレクタのＩＲ端子へ入力され、データ入力Ａ１
２がＩＴ端子へ入力されるセレクタ２０のＩＲ端子には
上位埋めデータＦＭが入力されている。セレクタ２０は
図６に示したセレクタと同一であり、第１段シフタを構
成する全てのセレクタのＲｉ端子はセレクト信号発生回
路２４のＹＲ端子（信号名Ｒ４）に、Ｔｉ端子はセレク
ト信号発生回路２４のＹＴ端子（信号名Ｔ４）に接続さ
れている（図１では省略）。セレクト信号発生回路２４
は図７に示したセレクト信号発生回路と同一であり、Ａ
端子にはシフト制御信号Ｓ４が入力される。これによ
り、シフト制御信号Ｓ４が“０”、即ちシフト量が０を
含む正の場合にはセレクト信号発生回路２４の出力信号
Ｔ４は“１”となるため入力データＡ１２〜Ａ１はシフ
ト無しに第１段シフタから出力され、シフト制御信号Ｓ
４が“１”、即ちシフト量が負の場合にはセレクト信号
発生回路２４の出力信号Ｒ４が“１”となるため入力デ
ータＡ１２〜Ａ１は右へ１ビットシフトして第１段シフ
タから出力される。

【００２４】第１段シフタの出力はセレクタ２１とこの
右側に配置された１１個のセレクタ（以下第２段シフタ
と称する）に入力される。第２段シフタの１２個のセレ
クタは図４に示したセレクタと同一であり、第１段シフ
タの各セレクタの出力端子Ｙは直下に配置された第２段
シフタのセレクタのＩＴ端子に接続されると共に右側に
隣接するセレクタのＩＲ端子と、左側に隣接するセレク
タのＩＬ端子に接続されており、データの最上位のセレ
クタ２１のＩＲ端子には上位埋めデータＦＭが、データ
の最下位のセレクタのＩＬ端子には下位埋めデータＦＬ
が入力されている。第２段シフタを構成する１２個のセ
レクタのＲｉ端子、Ｔｉ端子、Ｌｉ端子は各々セレクト
信号発生回路２５のＹＲ端子（信号名Ｒ１）、ＹＴ端子
（信号名Ｔ１）、ＹＬ端子（信号名Ｌ１）に接続されて
おり（図１では省略）、セレクト信号発生回路２５のＭ
端子にシフト制御信号Ｓ４が、Ｓ端子にシフト制御信号
Ｓ１が入力されている。

【００２５】図２はセレクト信号発生回路２５の論理回
路例であり、１４０、１４１は２入力ＡＮＤゲート、１
４２は排他的ＮＯＲゲート、１４３、１４４はインバー
タであり、２入力ＡＮＤゲート１４０の入力にはＭ端子
とインバータ１４３の出力が、２入力ＡＮＤゲート１４
０の出力はＹＲ端子に接続され、２入力ＡＮＤゲート１
４１の入力にはＳ端子とインバータ１４４の出力が、２
入力ＡＮＤ１４１ゲートの出力はＹＬ端子に接続され、
インバータ１４３の入力はＳ端子に、インバータ１４４
の入力はＭ端子に接続され、排他的ＮＯＲゲート１４２
の出力はＳ端子とＭ端子に、排他的ＮＯＲゲート１４２
の出力はＹＴ端子に接続されている。Ｍ端子が“０”で
Ｓ端子が“１”の場合にはＹＬ端子が“１”となるた
め、図１においてシフト制御信号の符号ビットであるＳ
４が“０”、即ちシフト量が正でシフト制御信号Ｓ１が
“１”の場合にＹＬ端子が“１”となり、図３の第１段
シフタの動作と同様に、前記第２段シフタは１ビット左
シフト動作となる。図２においてＭ端子が“１”でＳ端
子が“０”の場合にはＹＲ端子が“１”となるため、図
１においてシフト制御信号の符号ビットであるＳ４が
“１”、即ちシフト量が負でシフト制御信号Ｓ１が
“０”の場合にＹＲ端子が“１”となり、図３の第１段
シフタの動作と同様に、前記第２段シフタは１ビット右
シフト動作となる。図２においてＭ端子が“０”でＳ端
子が“０”の場合またはＭ端子が“１”でＳ端子が
“１”の場合にはＹＴ端子は“１”、ＹＬ端子とＹＲ端
子は共に“０”となるため、図１においてシフト制御信
号の符号ビットが負でシフト制御信号Ｓ１が“１”の場
合またはシフト制御信号の符号ビットが正でシフト制御
信号Ｓ１が“０”の場合にＹＴ端子が“１”となり、図
３の第１段シフタの動作と同様に、前記第２段シフタは
シフト無しの動作となる。即ち、前記第２段シフタはシ
フト制御信号Ｓ４で表されるシフト量が正の場合にはシ
フト制御信号Ｓ１が“１”なら１ビット左シフト、シフ
ト制御信号Ｓ４で表されるシフト量が負の場合にはシフ
ト制御信号Ｓ１が“０”なら１ビット右シフト、シフト
制御信号Ｓ４、Ｓ１の上記以外の組合せではシフト無し
となる。

【００２６】図１に示す第２段シフタの出力はセレクタ
２２とこの右側に配置された１１個のセレクタ( 以下第
３段シフタと称する）に入力される。第３段シフタの１
２個のセレクタは図４に示したセレクタと同一であり、
第２段シフタの出力端子Ｙは直下に配属された第３段シ
フタのセレクタのＩＴ端子に接続されると共に、右側に
２ビット離れたセレクタのＩＲ端子と、左側に２ビット
離れたセレクタのＩＬ端子に接続されており、データの
最上位から２個のセレクタのＩＲ端子には上位埋めデー
タＦＭが、データの最下位から２個のセレクタのＩＬ端
子には下位埋めデータＦＬが入力されている。第３段シ
フタを構成する１２個のセレクタのＲｉ端子、Ｔｉ端
子、Ｌｉ端子は各々セレクト信号発生回路２６のＹＲ端
子（信号名Ｒ２）、ＹＴ端子（信号名Ｔ２）、ＹＬ端子
（信号名Ｌ２）に接続されており（図１では省略）、セ
レクト信号発生回路２６のＭ端子にシフト制御信号Ｓ４
が、Ｓ端子にはシフト制御信号Ｓ２が入力されている。
上記第３段シフタの動作は前記説明よりセレクト信号発
生回路２６のＹＲ端子（信号名Ｒ２）が“１”の場合に
は右２ビットシフト、ＹＴ端子（信号名Ｔ２）が“１”
の場合にはシフト無し、ＹＬ端子（信号名Ｌ２）が
“１”の場合には左２ビットシフトであり、セレクト信
号発生回路２６はセレクト信号発生回路２５と同一の機
能であることから、該第３段シフタはシフト制御信号Ｓ
４で表されるシフト量が正の場合にはシフト制御信号Ｓ
２が“１”なら２ビット左シフト、シフト制御信号Ｓ４
で表されるシフト量が負の場合にはシフト制御信号Ｓ２
が“０”なら２ビット右シフト、シフト制御信号Ｓ４、
Ｓ２の上記以外の組合せではシフト無しとなる。

【００２７】図１に示す第３段シフタの出力はセレクタ
２３とこの右側に配置された１１個のセレクタ（以下第
４段シフタと称する）に入力される。第４段シフタの１
２個のセレクタは図４に示したセレクタと同一であり、
第３段シフタのセレクタの出力端子Ｙは直下に配属され
た第４段シフタのセレクタＩＴ端子に接続されると共
に、右側に４ビット離れたセレクタのＩＲ端子と、左側
に４ビット離れたセレクタのＩＬ端子に接続されてお
り、データの最上位から４個のセレクタのＩＲ端子には
上位埋めデータＦＭが、データの最下位から４個のセレ
クタのＩＬ端子には下位埋めデータＦＬが入力されてい
る。第４段シフタを構成する１２個のセレクタのＲｉ端
子、Ｔｉ端子、Ｌｉ端子は各々セレクト信号発生回路２
７のＹＲ端子（信号名Ｒ３）、ＹＴ端子（信号名Ｔ
３）、ＹＬ端子（信号名Ｌ３）に接続されており（図１
では省略）、セレクト信号発生回路２７のＭ端子にシフ
ト制御信号Ｓ４が、Ｓ端子にはシフト制御信号Ｓ３が入
力され、第４段シフタを構成する１２個のセレクタのＹ
端子から出力データＸ１２〜Ｘ１が出力される。上記第
４段シフタの動作は前記説明よりセレクト信号発生回路
２７のＹＲ端子（信号名Ｒ３）が“１”の場合には右４
ビットシフト、ＹＴ端子（信号名Ｔ３）が“１”の場合
にはシフト無し、ＹＬ端子（信号名Ｌ３）が“１”の場
合には左４ビットシフトであり、セレクト信号発生回路
２７はセレクト信号発生回路２５と同一の機能であるこ
とから、該第４段シフタはシフト制御信号Ｓ４で表され
るシフト量が正の場合にはシフト制御信号Ｓ３が“１”
なら４ビット左シフト、シフト制御信号Ｓ４で表される
シフト量が負の場合にはシフト制御信号Ｓ３が“０”な
ら４ビット右シフト、シフト制御信号Ｓ４、Ｓ３の上記
以外の組合せではシフト無しとなる。

【００２８】以上説明した様に、図１の第２段〜第４段
シフタはシフト制御信号Ｓ４で表されるシフト量が正の
場合にはシフト制御信号Ｓ３、Ｓ２、Ｓ１で表される７
〜１のビット数だけ左側にシフトし、シフト制御信号Ｓ
４で表されるシフト量が負の場合にはシフト制御信号Ｓ
３、Ｓ２、Ｓ１の反転で表される７〜１のビット数だけ
右側にシフトし、図１の第１段シフタはシフト制御信号
で表されるシフト量が負の場合のみ１ビット右側にシフ
トし、シフト制御信号Ｓ４、Ｓ３、Ｓ２、Ｓ１が全て
“０”の場合にはシフト無しの動作となる。即ち従来構
成で必要とした２の補数変換の内シフト制御信号で表さ
れるデータを反転する機能を図１の第２段〜第４段シフ
タで実現でき、２の補数変換の＋１加算機能を図１の第
１段シフタで実現できるため、図１の構成は図３〜図１
０で説明した従来の構成と同一機能、即ち４ビットの２
の補数形式のシフト制御信号により＋７ビットから−８
ビット分入力データを左または右方向にシフトして出力
できる。図１に示す構成では、２の補数変換で必要とな
る＋１加算用論理を必要としないため、シフト制御信号
のビット数が増加、即ちシフト量が増加してもシフト制
御回路の遅延時間が増加することはなく、従来構成で必
要とした負の最小検出論理は必要とせず第１段シフタに
おいてシフト制御信号の符号ビットであるＳ４を反転し
て１ビット右シフト制御信号Ｒ４を作成すればよいた
め、シフト制御回路の金物量は大幅に低減する。また、
従来の構成で必要とした負の最小値分の右シフト論理
（図３の第４段シフタ）はシフト制御信号のビット数に
関係なく１ビット右シフト論理（図１の第１段シフタ）
に置換わるため、従来の構成で問題となった配線長増大
の問題が無くなり、バレルシフト装置の小形化と高速化
が実現できる。

【００２９】図１に示す本発明による実施例では、シフ
ト制御信号の符号ビットが負の場合に１ビット右シフト
させる機能を入力データＡ１２〜Ａ１が入力される第１
段に設けたが、第１段シフタ〜第４段シフタは各段共独
立の機能であるため、接続順序を入替えてもバレルシフ
タ装置の機能動作は同一であることは明らかである。

【００３０】また、本発明の実施例ではシフト制御信号
で表される値が正の場合左シフト、負の場合右シフトと
したが、前記シフト制御信号で表されるデータの極性と
シフト方向の関係を逆にする場合には図１の第２段〜第
４段シフタにおいてセレクト信号発生回路の出力端子Ｙ
ＲとＹＬを入れ換え、さらに図１の第１段シフタを１ビ
ット右シフトとなる様に入力接続を変更すれば所定の機
能が得られるため本発明の効果は変わらないことは明ら
かである。なお、入力データＡ１２〜Ａ１のＡ１２を入
力データの最上位ビットとすれば、前記説明における左
シフトは上位シフト、右シフトは下位シフトとなる。

【００３１】

【発明の効果】以上説明した様に、ｎビット（実施例で
はｎ＝４）の２の補数形式の制御信号により＋（２^n-1
−１）ビットから−２^n-1 ビットまで２進形式の入力デ
ータを上位または下位にシフトして出力するバレルシフ
タ装置において、制御信号の最上位ビットが“１”の場
合下位（または上位）へ１ビット入力データをシフト
し、最上位ビットが“０”の場合入力データをシフト無
く出力させるセレクタと、最上位ビットが“０”の場
合、最上位ビットを除くｎ−１ビットの内最下位からｉ
桁目（ｉはｎ−１≧ｉ≧１の正整数）が“１”ならば入
力データを上位（または下位）へ２^i-1 ビットシフト
し、ｉ桁目が“０”ならば入力データをシフト無しに出
力し、最上位ビットが“１”の場合、ｉ桁目が“０”な
らば入力データを下位（または上位）へ２^i-1 ビットシ
フトし、ｉ桁目が“１”ならば入力データをシフト無し
に出力するセレクタを前記ｎ−１ビットに対応してｎ−
１個を設けることにより、制御信号を入力とする２の補
数変換回路と負の最小値検出回路が不要となりシフト制
御部の金物量が大幅に低減すると共に、従来の構成で２
^n-1ビットをシフトする論理構成が本発明により１ビッ
トシフトのみの論理構成に置換わることにより配線長が
大幅に短縮でき、小形化と高速化が実現できるため本発
明は極めて有用であり、ディジタル信号プロセッサなど
のディジタル信号処理装置の高性能に大きく貢献でき
る。

【図面の簡単な説明】

【図１】本発明によるバレルシフタ装置の構成例

【図２】図１を説明するためのセレクト信号発生回路の
論理回路例

【図３】従来のバレルシフタ装置のデータシフト部の構
成例

【図４】図３を説明するためのセレクタの論理回路例

【図５】図３を説明するためのセレクト信号発生回路の
論理回路例

【図６】図３を説明するためのセレクタの論理回路例

【図７】図３を説明するためのセレクト信号発生回路の
論理回路例

【図８】従来のバレルシフタ装置の制御部の構成例

【図９】図８を説明するためのセレクタの論理回路例

【図１０】図８を説明するための２の補数変換回路の論
理回路例

【符号の説明】

１、２、３、４、１１、１２、１３、２０、２１、２
２、２３ セレクタ ５、６、７、８、２４、２５、２６、２７ セレクト信
号発生回路 １０ ２の補数変換回路 １０１、１０２、１０３、１０５、１０６、１０８、１
０９、１２１、１２２、１２７、１２８、１４０、１４
１ ２入力ＡＮＤゲート １５、１６、１７、１８、１０７、１１１、１２３、１
２４、１２５、１２６、１４３、１４４ インバータ １１０、１２０ ２入力ＯＲゲート １０４ ３入力ＯＲゲート １４ ４入力ＡＮＤゲート １２９、１３０、１３１ 排他的ＯＲゲート １４２ 排他的ＮＯＲゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ｎビットの２の補数形式の制御信号によ
   り＋（２^n-1-１）ビットから−２^n-1 ビットまで入力デ
   ータを上位または下位にシフトして出力するバレルシフ
   タ装置において、 前記制御信号の最上位ビットが“１”の場合、下位また
   は上位へ１ビット入力データをシフトし、前記最上位ビ
   ットが“０”の場合、入力データをシフト無く出力させ
   るセレクタと、 前記最上位ビットが“０”の場合、前記最上位ビットを
   除くｎ−１ビットの内最下位からｉ桁目（ｉはｎ−１≧
   ｉ≧１の整数）が“１”ならば入力データを上位または
   下位に２^i-1 ビットシフトし、前記ｉ桁目が“０”なら
   ば前記入力データをシフト無しに出力し、前記最上位ビ
   ットが“１”の場合、前記ｉ桁目が“０”ならば入力デ
   ータを下位または上位へ２^i-1 ビットシフトし、前記ｉ
   桁目が“１”ならば前記入力データをシフト無しに出力
   する、前記ｎ−１ビットに対応するｎ−１個のセレクタ
   とを有することを特徴とするバレルシフタ装置。