JP3507517B2 - ２進数に於いて最も端にある「１」ビットの位置検出回路 - Google Patents
２進数に於いて最も端にある「１」ビットの位置検出回路Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、２進数に於いて最も端
にある「１」ビット（extreme “１”bit)の位置を検出
し、その位置を表す２進数をつくりだす回路に関する。
にある「１」ビット（extreme “１”bit)の位置を検出
し、その位置を表す２進数をつくりだす回路に関する。
【０００２】
【従来の技術】マイクロプロセッサや、他の形式のディ
ジタル回路では、最上位の「１」ビットがどこにある
か、あるいは最下位の「１」ビットがどこにあるかを決
定することが必要となることが多い。
ジタル回路では、最上位の「１」ビットがどこにある
か、あるいは最下位の「１」ビットがどこにあるかを決
定することが必要となることが多い。
【０００３】一例を挙げると、仮数部と指数部によって
表現される浮動小数点の数からこのような必要性が生じ
る。この数表現には冗長性がある、即ち、指数部を１だ
け増加し、仮数部を２で割ると、等価な数表現となる
し、或いは、指数部を１だけ減少し、仮数部に２を掛け
ることによっても等価な数表現となるからである。乗算
及び除算に於いて望ましいことは、例えば、仮数の特定
の位置に当該仮数内の「１」があるという数表現を得る
ことである。この条件を成功させるためには、当該仮数
内の最上位の「１」の現在位置を知ることが有用であ
る。
表現される浮動小数点の数からこのような必要性が生じ
る。この数表現には冗長性がある、即ち、指数部を１だ
け増加し、仮数部を２で割ると、等価な数表現となる
し、或いは、指数部を１だけ減少し、仮数部に２を掛け
ることによっても等価な数表現となるからである。乗算
及び除算に於いて望ましいことは、例えば、仮数の特定
の位置に当該仮数内の「１」があるという数表現を得る
ことである。この条件を成功させるためには、当該仮数
内の最上位の「１」の現在位置を知ることが有用であ
る。
【０００４】２進数に於いて最も端にある「１」ビット
を見つける問題に対する一つの解は、その数をシフトレ
ジスタに乗せて、このシフトレジスタの最終段に１が現
れるまでのその数を１ビットづつシフトさせ、そして、
シフトした回数をカウントすることである。シフトする
必要回数は最も端にある「１」ビットの初期の位置によ
ってきまる。
を見つける問題に対する一つの解は、その数をシフトレ
ジスタに乗せて、このシフトレジスタの最終段に１が現
れるまでのその数を１ビットづつシフトさせ、そして、
シフトした回数をカウントすることである。シフトする
必要回数は最も端にある「１」ビットの初期の位置によ
ってきまる。
【０００５】
【発明が解決しようとする課題】シフトレジスタを使用
する解の欠点は、多数回の繰返し動作を必要とするため
遅いということ、並びに、必要時間が数値によって変わ
り、このため正確な所要時間が算出できないということ
である。
する解の欠点は、多数回の繰返し動作を必要とするため
遅いということ、並びに、必要時間が数値によって変わ
り、このため正確な所要時間が算出できないということ
である。
【０００６】本発明の一つの目的は、２進数に於いて最
も端にある「１」ビットを検出する改良回路を提供する
ことである。
も端にある「１」ビットを検出する改良回路を提供する
ことである。
【０００７】
【課題を解決する手段】本発明によれば、ｎビットの入
力２進数の中の最も端にある「１」ビットを検出し、そ
の位置を表示する出力をつくり出す装置が提供される。
前記装置には２入力形ＯＲゲート手段の２進ツリーが含
まれ、このツリーは２m ≧ｎを満足するｍステージを有
し、ただ１つのＯＲゲートを含む最終ステージがあるも
のと無いものがある。更にこのツリーには最大２m-1 個
のＯＲゲート手段を備えた第１のステージがあり、入力
数のビットがそれぞれその入力に与えられる。更にこの
ツリーには、前記２進ツリーのステージに対する入力及
び前記２進ツリーのステージからの出力に選択的に応答
する、ｍ−２個のマルチプレクサ・ツリーを有するマル
チプレクサ回路があるが、前記２進ツリーのステージか
らの出力は終わりから２番目の（penultame)ステージか
らの出力と組合されて、入力数の中の最も端にある
「１」ビットの位置を表す２進数を生成する。
力２進数の中の最も端にある「１」ビットを検出し、そ
の位置を表示する出力をつくり出す装置が提供される。
前記装置には２入力形ＯＲゲート手段の２進ツリーが含
まれ、このツリーは２m ≧ｎを満足するｍステージを有
し、ただ１つのＯＲゲートを含む最終ステージがあるも
のと無いものがある。更にこのツリーには最大２m-1 個
のＯＲゲート手段を備えた第１のステージがあり、入力
数のビットがそれぞれその入力に与えられる。更にこの
ツリーには、前記２進ツリーのステージに対する入力及
び前記２進ツリーのステージからの出力に選択的に応答
する、ｍ−２個のマルチプレクサ・ツリーを有するマル
チプレクサ回路があるが、前記２進ツリーのステージか
らの出力は終わりから２番目の（penultame)ステージか
らの出力と組合されて、入力数の中の最も端にある
「１」ビットの位置を表す２進数を生成する。
【０００８】ＯＲゲート手段はＯＲゲートでよいし、或
いは同一論理出力をつくりだす適当な組合せの論理要素
であっても良い。後で説明する特定装置の例では、前記
ツリーの１つのステージの２個のＯＲゲート手段と、次
のステージの１個のＯＲゲート手段は２個の２入力形Ｎ
ＯＲゲートによって与えられ、この２個の２入力形ＮＯ
Ｒゲートの出力は２入力形ＮＡＮＤゲートにつながって
いる。また一つのＮＯＲゲートの出力は立ち上げ出力
（erect output) を与えるためインバータに供給され
る。
いは同一論理出力をつくりだす適当な組合せの論理要素
であっても良い。後で説明する特定装置の例では、前記
ツリーの１つのステージの２個のＯＲゲート手段と、次
のステージの１個のＯＲゲート手段は２個の２入力形Ｎ
ＯＲゲートによって与えられ、この２個の２入力形ＮＯ
Ｒゲートの出力は２入力形ＮＡＮＤゲートにつながって
いる。また一つのＮＯＲゲートの出力は立ち上げ出力
（erect output) を与えるためインバータに供給され
る。
【０００９】マルチプレクサ・ツリーにはそれぞれ１つ
又はそれ以上の２入力形マルチプレクサが含まれてい
る。各ツリーの第１のステージを形成するマルチプレク
サの入力は、ＯＲゲート手段の２進数ツリーの該当する
ステージに対する入力信号からペアを組んで取られた
（taken in pairs) 信号の同一側 (same handed)の信号
を受信する。各ツリーの各ステージに於けるマルチプレ
クサに対する制御信号はＯＲゲート手段の２進ツリーの
該当するステージからペアを組んで取られた出力信号の
同一側から引き出される。
又はそれ以上の２入力形マルチプレクサが含まれてい
る。各ツリーの第１のステージを形成するマルチプレク
サの入力は、ＯＲゲート手段の２進数ツリーの該当する
ステージに対する入力信号からペアを組んで取られた
（taken in pairs) 信号の同一側 (same handed)の信号
を受信する。各ツリーの各ステージに於けるマルチプレ
クサに対する制御信号はＯＲゲート手段の２進ツリーの
該当するステージからペアを組んで取られた出力信号の
同一側から引き出される。
【００１０】
【実施例】２進数に於いて最も端にある「１」ビットの
ある位置を検出する装置に関するいくつかの例を、添付
の図面を参照して説明する。
ある位置を検出する装置に関するいくつかの例を、添付
の図面を参照して説明する。
【００１１】図１は、１６ビットを有する入力数に於い
て最も端にある「１」ビットのある位置を検出する装置
の回路の一例を示す。
て最も端にある「１」ビットのある位置を検出する装置
の回路の一例を示す。
【００１２】本回路には、１６ビットの並列入力数に対
する入力端子、Ａ０ ．．． Ａ１５と、４ビットの並
列出力数に対する入力端子、Ｅ０ ．．． Ｅ３があ
る。前記入力端子，Ａ０ ．．． Ａ１５のどれか一つ
に「１」ビットが与えられたことを示すためにフラグ出
力Ｅ４が用意されている。装置には２入力形ＯＲゲート
の２進ツリー１１とマルチプレクサ回路１２とが含まれ
ている。ＯＲゲートは従来の記号で表されており、マル
チプレクサは変形５角形で表されている。ＯＲゲート・
ツリー１１には４つのステージ１３、１４、１５、１６
がある。第１のステージ１３には、８つのＯＲゲートが
あり、その１６の入力はそれぞれ順番に入力端子、Ａ０
．．． Ａ１５に接続されている。第１のステージ１
３の８つのＯＲゲートの出力Ｂ０ ．．． Ｂ７は、そ
れぞれ第２のステージ１４の４つの２入力形ＯＲゲート
の入力を形成している。第２のステージ１４の４つのＯ
Ｒゲートの出力Ｃ０ ．．． Ｃ３は、それぞれ第３の
ステージ１５の２つの２入力形ＯＲゲートの入力を形成
している。第３のステージ１５のＯＲゲートの出力、Ｄ
０、Ｄ１は第４のステージ１６のただ１つの２入力形Ｏ
Ｒゲートの入力を形成している。第４のステージ１６の
ゲート出力はフラグ出力端子Ｅ４に対する出力を与え
る。
する入力端子、Ａ０ ．．． Ａ１５と、４ビットの並
列出力数に対する入力端子、Ｅ０ ．．． Ｅ３があ
る。前記入力端子，Ａ０ ．．． Ａ１５のどれか一つ
に「１」ビットが与えられたことを示すためにフラグ出
力Ｅ４が用意されている。装置には２入力形ＯＲゲート
の２進ツリー１１とマルチプレクサ回路１２とが含まれ
ている。ＯＲゲートは従来の記号で表されており、マル
チプレクサは変形５角形で表されている。ＯＲゲート・
ツリー１１には４つのステージ１３、１４、１５、１６
がある。第１のステージ１３には、８つのＯＲゲートが
あり、その１６の入力はそれぞれ順番に入力端子、Ａ０
．．． Ａ１５に接続されている。第１のステージ１
３の８つのＯＲゲートの出力Ｂ０ ．．． Ｂ７は、そ
れぞれ第２のステージ１４の４つの２入力形ＯＲゲート
の入力を形成している。第２のステージ１４の４つのＯ
Ｒゲートの出力Ｃ０ ．．． Ｃ３は、それぞれ第３の
ステージ１５の２つの２入力形ＯＲゲートの入力を形成
している。第３のステージ１５のＯＲゲートの出力、Ｄ
０、Ｄ１は第４のステージ１６のただ１つの２入力形Ｏ
Ｒゲートの入力を形成している。第４のステージ１６の
ゲート出力はフラグ出力端子Ｅ４に対する出力を与え
る。
【００１３】マルチプレクサ回路１２には３つの別々の
回路があるが、そのそれぞれは２入力形マルチプレクサ
の２進ツリーの形となっている。３つのマルチプレクサ
・ツリーはＯＲゲート・ツリーの信号、Ａ０からＡ１
５、Ｂ０からＢ７またはＣ０からＣ３のそれぞれから選
択された入力信号を有し、信号、Ｂ０からＢ７、Ｃ０か
らＣ３及びＤ１、Ｄ０から選択された信号によって制御
される。
回路があるが、そのそれぞれは２入力形マルチプレクサ
の２進ツリーの形となっている。３つのマルチプレクサ
・ツリーはＯＲゲート・ツリーの信号、Ａ０からＡ１
５、Ｂ０からＢ７またはＣ０からＣ３のそれぞれから選
択された入力信号を有し、信号、Ｂ０からＢ７、Ｃ０か
らＣ３及びＤ１、Ｄ０から選択された信号によって制御
される。
【００１４】図１に示す特定な例は、入力数の最も上位
にある「１」ビットの位置（或いは入力数の最高位にあ
る「１」ビットの位置）を示す４ビットの２進数を出力
端子、Ｅ０、Ｅ１、Ｅ２、Ｅ３につくりだように配列さ
れている。最も上位にある「１」ビットの各種位置に対
する各種の出力数は図２の表に示されている。この出力
数は、入力数の最も上位にある「１」ビットの位置を表
しているから、ＯＲゲート・ツリー１１の中の信号に対
して入力をつなぐことや、マルチプレクサを制御するこ
とは、これら信号をペアを組んで取り込んだ場合、また
そのツリーの入力端から見て、上位側の信号となるよう
に選択されている。入力数の最も下位にある「１」ビッ
トの位置を表す出力数の場合については、後で検討す
る。
にある「１」ビットの位置（或いは入力数の最高位にあ
る「１」ビットの位置）を示す４ビットの２進数を出力
端子、Ｅ０、Ｅ１、Ｅ２、Ｅ３につくりだように配列さ
れている。最も上位にある「１」ビットの各種位置に対
する各種の出力数は図２の表に示されている。この出力
数は、入力数の最も上位にある「１」ビットの位置を表
しているから、ＯＲゲート・ツリー１１の中の信号に対
して入力をつなぐことや、マルチプレクサを制御するこ
とは、これら信号をペアを組んで取り込んだ場合、また
そのツリーの入力端から見て、上位側の信号となるよう
に選択されている。入力数の最も下位にある「１」ビッ
トの位置を表す出力数の場合については、後で検討す
る。
【００１５】第１のマルチプレクサ・ツリーは点線の輪
郭線ＭＡの中側にあり、それぞれ４つ、２つ、及び１つ
のマルチプレクサのある縦につながったステージを有し
ている。第１のステージのマルチプレクサの８つの入力
はそれぞれ、ペアを組んで取られた入力信号Ａ
０、．．．、Ａ１５の上位側の信号につながっている。
第１のステージの４つのマルチプレクサはそれぞれ、Ｏ
Ｒゲート・ツリー１１の第１のステージ１３のＯＲゲー
トのペアを組んで取られた出力信号、Ｂ０、．．．、Ｂ
７の上位側の信号によって制御される。第２のステージ
の２つのマルチプレクサは入力として、第１のステージ
の４つのマルチプレクサの出力信号を受信し、ＯＲゲー
ト・ツリー１１の第２のステージのＯＲゲートのペアを
組んで取られた出力信号、Ｃ０、．．．、Ｃ３の上位側
の信号によってそれぞれ制御される。第３のステージの
ただ１つのマルチプレクサは、入力として第２のステー
ジのマルチプレクサの出力信号を受信し、ＯＲゲート・
ツリー１１の第３のステージ１５のＯＲゲートからの出
力信号、Ｄ０、Ｄ１の１つ、即ち、上位側の信号によっ
て制御される。第３のステージのただ１つのマルチプレ
クサの出力は端子Ｅ０につながっている。
郭線ＭＡの中側にあり、それぞれ４つ、２つ、及び１つ
のマルチプレクサのある縦につながったステージを有し
ている。第１のステージのマルチプレクサの８つの入力
はそれぞれ、ペアを組んで取られた入力信号Ａ
０、．．．、Ａ１５の上位側の信号につながっている。
第１のステージの４つのマルチプレクサはそれぞれ、Ｏ
Ｒゲート・ツリー１１の第１のステージ１３のＯＲゲー
トのペアを組んで取られた出力信号、Ｂ０、．．．、Ｂ
７の上位側の信号によって制御される。第２のステージ
の２つのマルチプレクサは入力として、第１のステージ
の４つのマルチプレクサの出力信号を受信し、ＯＲゲー
ト・ツリー１１の第２のステージのＯＲゲートのペアを
組んで取られた出力信号、Ｃ０、．．．、Ｃ３の上位側
の信号によってそれぞれ制御される。第３のステージの
ただ１つのマルチプレクサは、入力として第２のステー
ジのマルチプレクサの出力信号を受信し、ＯＲゲート・
ツリー１１の第３のステージ１５のＯＲゲートからの出
力信号、Ｄ０、Ｄ１の１つ、即ち、上位側の信号によっ
て制御される。第３のステージのただ１つのマルチプレ
クサの出力は端子Ｅ０につながっている。
【００１６】第２のマルチプレクサ・ツリーは点線の輪
郭線ＭＢの中側にあり、縦につながった２つのステージ
を有している。第１のステージには２つのマルチプレク
サがあり、これらマルチプレクサの入力は、ペアを組ん
で取られた信号、Ｂ０、．．．、Ｂ７の上位側の１つに
つながっている。またこれらの２つのマルチプレクサ
は、ペアを組んで取られた信号、Ｃ０、．．．、Ｃ３の
上位側の１つの信号によって制御される。第２のステー
ジにはただ１つのマルチプレクサがあり、入力として第
１ステージのマルチプレクサからの出力信号を受信し、
Ｄ０、Ｄ１信号の上位側の１つにより制御される。第２
のステージのただ１つのマルチプレクサの出力は端子Ｅ
１につながっている。
郭線ＭＢの中側にあり、縦につながった２つのステージ
を有している。第１のステージには２つのマルチプレク
サがあり、これらマルチプレクサの入力は、ペアを組ん
で取られた信号、Ｂ０、．．．、Ｂ７の上位側の１つに
つながっている。またこれらの２つのマルチプレクサ
は、ペアを組んで取られた信号、Ｃ０、．．．、Ｃ３の
上位側の１つの信号によって制御される。第２のステー
ジにはただ１つのマルチプレクサがあり、入力として第
１ステージのマルチプレクサからの出力信号を受信し、
Ｄ０、Ｄ１信号の上位側の１つにより制御される。第２
のステージのただ１つのマルチプレクサの出力は端子Ｅ
１につながっている。
【００１７】第３のマルチプレクサ・ツリーはただ１つ
のマルチプレクサＭＣによって構成されており、このマ
ルチプレクサは入力信号として、信号Ｃ１及びＣ３を受
信し、信号Ｄ１によって制御される。マルチプレクサＭ
Ｃの出力は端子Ｅ２につながっている。
のマルチプレクサＭＣによって構成されており、このマ
ルチプレクサは入力信号として、信号Ｃ１及びＣ３を受
信し、信号Ｄ１によって制御される。マルチプレクサＭ
Ｃの出力は端子Ｅ２につながっている。
【００１８】また信号Ｄ１は端子Ｅ３にも与えられる。
【００１９】１つの１６ビットの２進数が端子Ａ０から
端子Ａ１５にあって、その最上位ビットはＡ１５にある
場合の動作について説明すると、図１の回路は「１」に
等しい最上位のビット、即ち、それがその数に於ける最
も上位にある「１」ビット、を検出するとともに、その
ビット位置を識別する４ビットのコードを出力Ｅ０から
出力Ｅ３につくりだす。このコードは図２に一覧表とし
て与えられている。例えば、最上位の「１」が入力端子
Ａ７にあるとすれば、Ｅ３を先頭として、出力に作り出
されるコードは、０１１１である。事実、出力コード
は、最上位の「１」が与えられる入力端子の番号を表す
２進数となっている。上記例では、７10＝０１１１2 で
ある。もし入力後の中に「１」がなければ、フラグ出力
Ｅ４は０であり、出力Ｅ０から出力Ｅ３に現れるコード
は「００００」で、それ以外ではフラグはリセットされ
る。
端子Ａ１５にあって、その最上位ビットはＡ１５にある
場合の動作について説明すると、図１の回路は「１」に
等しい最上位のビット、即ち、それがその数に於ける最
も上位にある「１」ビット、を検出するとともに、その
ビット位置を識別する４ビットのコードを出力Ｅ０から
出力Ｅ３につくりだす。このコードは図２に一覧表とし
て与えられている。例えば、最上位の「１」が入力端子
Ａ７にあるとすれば、Ｅ３を先頭として、出力に作り出
されるコードは、０１１１である。事実、出力コード
は、最上位の「１」が与えられる入力端子の番号を表す
２進数となっている。上記例では、７10＝０１１１2 で
ある。もし入力後の中に「１」がなければ、フラグ出力
Ｅ４は０であり、出力Ｅ０から出力Ｅ３に現れるコード
は「００００」で、それ以外ではフラグはリセットされ
る。
【００２０】もし端子Ａ８から端子Ａ１５のどのビット
かが「１」であれば信号Ｄ１は「１」であり、端子Ｅ３
上のビット出力も「１」であるようにＯＲゲート１１は
動作する。もし端子Ａ１２から端子Ａ１５のどのビット
かが「１」であれば、信号Ｄ１は「１」であるから、端
子Ｅ２のビット出力も「１」となるようにマルチプレク
サＭＣは信号Ｄ１によって制御される。もし端子Ａ４か
ら端子Ａ７の上のどのビットかが「１」であれば、換言
すると、もし端子Ａ４から端子Ａ７の１つのビットが最
も上位にある「１」ビットであれば、マルチプレクサＭ
Ｃに対するもう１つの入力は「１」であるが、この
「１」が端子Ｅ２に伝達されるのはＤ１が「０」である
ときに限られる。
かが「１」であれば信号Ｄ１は「１」であり、端子Ｅ３
上のビット出力も「１」であるようにＯＲゲート１１は
動作する。もし端子Ａ１２から端子Ａ１５のどのビット
かが「１」であれば、信号Ｄ１は「１」であるから、端
子Ｅ２のビット出力も「１」となるようにマルチプレク
サＭＣは信号Ｄ１によって制御される。もし端子Ａ４か
ら端子Ａ７の上のどのビットかが「１」であれば、換言
すると、もし端子Ａ４から端子Ａ７の１つのビットが最
も上位にある「１」ビットであれば、マルチプレクサＭ
Ｃに対するもう１つの入力は「１」であるが、この
「１」が端子Ｅ２に伝達されるのはＤ１が「０」である
ときに限られる。
【００２１】マルチプレクサ・ツリーＭＢもただ１つの
マルチプレクサＭＣと同様に動作する。即ち、入力数に
於ける最も上位にある「１」ビットが端子、Ａ１、Ａ
３、Ａ５、Ａ７、Ａ９、Ａ１１、Ａ１３、Ａ１５のどれ
か１つにあるときに限って、「１」が端子Ｅ１に伝達さ
れる。その理由は、ツリーＭＢは入力として信号、Ｂ
１、Ｂ３、Ｂ５、Ｂ７を受信するからである。ツリーＭ
Ｂの中の個々のマルチプレクサは信号、Ｃ１、Ｃ３及び
Ｄ１によって制御されることは、端子Ｅ１に伝達される
「１」が最も上位にある「１」ビットであることを保証
している。
マルチプレクサＭＣと同様に動作する。即ち、入力数に
於ける最も上位にある「１」ビットが端子、Ａ１、Ａ
３、Ａ５、Ａ７、Ａ９、Ａ１１、Ａ１３、Ａ１５のどれ
か１つにあるときに限って、「１」が端子Ｅ１に伝達さ
れる。その理由は、ツリーＭＢは入力として信号、Ｂ
１、Ｂ３、Ｂ５、Ｂ７を受信するからである。ツリーＭ
Ｂの中の個々のマルチプレクサは信号、Ｃ１、Ｃ３及び
Ｄ１によって制御されることは、端子Ｅ１に伝達される
「１」が最も上位にある「１」ビットであることを保証
している。
【００２２】同じ方法によって、入力数に於ける最も上
位にある「１」ビットが端子、Ａ１、Ａ３、Ａ５、Ａ
７、Ａ９、Ａ１１、Ａ１３、Ａ１５のどれか１つにある
ときに限って、マルチプレクサ・ツリーＭＡは端子Ｅ０
に「１」を伝達する。
位にある「１」ビットが端子、Ａ１、Ａ３、Ａ５、Ａ
７、Ａ９、Ａ１１、Ａ１３、Ａ１５のどれか１つにある
ときに限って、マルチプレクサ・ツリーＭＡは端子Ｅ０
に「１」を伝達する。
【００２３】図１の回路は端子、Ｅ０、Ｅ１、Ｅ２、Ｅ
３に４ビットの出力を作り出すが、この４ビットの出力
が入力端子、Ａ０、．．．、Ａ１５に与えられた入力数
に於ける最も上位にある「１」ビットの位置を表示す
る。本回路は容易に改造できて、前記出力が入力数に於
ける最も下位にある「１」ビットの位置を表示するよう
にすることができる。入力端子の側から図１を見ると、
ＯＲゲート・ツリー１１からマルチプレクサ・ツリー、
ＭＡ、ＭＢ、ＭＣに信号を供給する接続はすべて、ペア
を組んで取った各ステージの入力信号の上位側にあるこ
とが明らかである。例えば、入力端子Ａ０、．．．、Ａ
１５の端子、Ａ１、Ａ３、Ａ５、Ａ７、Ａ９、Ａ１１、
Ａ１３、Ａ１５だけがマルチプレクサ・ツリーＭＡの入
力につながっている。同様に、マルチプレクサ・ツリー
ＭＡに対する制御信号はＢ１、Ｂ３、Ｂ５、Ｂ７とＣ
１、Ｃ３及びＤ１である。入力数の最も下位にある
「１」ビットが与えられる入力端子の番号を端子、Ｅ
０、Ｅ１、Ｅ２、Ｅ３に作り出すために行う図１の改造
は、ＯＲゲート１１に対する接続を前記問題のペアの下
位側（right-hand) の端子に切り替えることである。そ
の場合、マルチプレクサ・ツリーＭＡは端子、Ａ０、Ａ
２、Ａ４、Ａ６、Ａ８、Ａ１０、Ａ１２、Ａ１４、から
の入力信号を受信することになり、また制御信号はＢ
０、Ｂ２、Ｂ４、Ｂ６、とＣ０、Ｃ２及びＤ０となる。
同様に、マルチプレクサ・ツリーＭＢは入力として、Ｂ
０、Ｂ２、Ｂ４、Ｂ６を受信し、Ｃ０、Ｃ２及びＤ０に
よって制御される。同じ方法で、マルチプレクサＭＣは
入力として、Ｃ０及びＣ２を受信し、Ｄ０によって制御
される。最後に、Ｄ１に換わって、信号Ｄ０が出力端子
Ｅ３に与えられる。
３に４ビットの出力を作り出すが、この４ビットの出力
が入力端子、Ａ０、．．．、Ａ１５に与えられた入力数
に於ける最も上位にある「１」ビットの位置を表示す
る。本回路は容易に改造できて、前記出力が入力数に於
ける最も下位にある「１」ビットの位置を表示するよう
にすることができる。入力端子の側から図１を見ると、
ＯＲゲート・ツリー１１からマルチプレクサ・ツリー、
ＭＡ、ＭＢ、ＭＣに信号を供給する接続はすべて、ペア
を組んで取った各ステージの入力信号の上位側にあるこ
とが明らかである。例えば、入力端子Ａ０、．．．、Ａ
１５の端子、Ａ１、Ａ３、Ａ５、Ａ７、Ａ９、Ａ１１、
Ａ１３、Ａ１５だけがマルチプレクサ・ツリーＭＡの入
力につながっている。同様に、マルチプレクサ・ツリー
ＭＡに対する制御信号はＢ１、Ｂ３、Ｂ５、Ｂ７とＣ
１、Ｃ３及びＤ１である。入力数の最も下位にある
「１」ビットが与えられる入力端子の番号を端子、Ｅ
０、Ｅ１、Ｅ２、Ｅ３に作り出すために行う図１の改造
は、ＯＲゲート１１に対する接続を前記問題のペアの下
位側（right-hand) の端子に切り替えることである。そ
の場合、マルチプレクサ・ツリーＭＡは端子、Ａ０、Ａ
２、Ａ４、Ａ６、Ａ８、Ａ１０、Ａ１２、Ａ１４、から
の入力信号を受信することになり、また制御信号はＢ
０、Ｂ２、Ｂ４、Ｂ６、とＣ０、Ｃ２及びＤ０となる。
同様に、マルチプレクサ・ツリーＭＢは入力として、Ｂ
０、Ｂ２、Ｂ４、Ｂ６を受信し、Ｃ０、Ｃ２及びＤ０に
よって制御される。同じ方法で、マルチプレクサＭＣは
入力として、Ｃ０及びＣ２を受信し、Ｄ０によって制御
される。最後に、Ｄ１に換わって、信号Ｄ０が出力端子
Ｅ３に与えられる。
【００２４】ＯＲゲート・ツリーの第４のステージを形
成するＯＲゲートは、端子Ｅ４上の出力を作り出す目的
のためだけに用意されており、入力端子Ａ０、．．．、
Ａ１５に与えられたビットの少なくとも１つが「１」で
あることを示している。もしこの出力が不必要であれ
ば、第４のステージのただ１つのＯＲゲートを省略する
ことができるばかりでなく、（最も上位にある「１」ビ
ットの検出装置用）ツリーの各ステージの右端のＯＲゲ
ートを省略することもできる。最も下位にある「１」ビ
ットの検出装置に対しては前記ＯＲゲート・ツリーの各
ステージの左側のＯＲゲートを省略することができる。
成するＯＲゲートは、端子Ｅ４上の出力を作り出す目的
のためだけに用意されており、入力端子Ａ０、．．．、
Ａ１５に与えられたビットの少なくとも１つが「１」で
あることを示している。もしこの出力が不必要であれ
ば、第４のステージのただ１つのＯＲゲートを省略する
ことができるばかりでなく、（最も上位にある「１」ビ
ットの検出装置用）ツリーの各ステージの右端のＯＲゲ
ートを省略することもできる。最も下位にある「１」ビ
ットの検出装置に対しては前記ＯＲゲート・ツリーの各
ステージの左側のＯＲゲートを省略することができる。
【００２５】当業者にとって明かなことは、図１を参照
して説明した装置に関する上記の例は階層的構成となっ
ていることであろう。またそのことは図３に示すＯＲゲ
ート・ツリー１１の中の信号テーブルによっても証明さ
れている。
して説明した装置に関する上記の例は階層的構成となっ
ていることであろう。またそのことは図３に示すＯＲゲ
ート・ツリー１１の中の信号テーブルによっても証明さ
れている。
【００２６】前記階層的構成を活用すると、２N ビット
の入力でＮビットの出力のある同様な回路がつくられ
る。ここにＮは、２に等しいか２より大きい正の整数で
ある。また、２の羃乗数の次に大きな数の入力に対する
回路をつくり、これを元に、余分なＯＲゲートとマルチ
プレクサを省略して、２の羃乗に等しくない入力ビット
数に対する改造回路もつくることができる。
の入力でＮビットの出力のある同様な回路がつくられ
る。ここにＮは、２に等しいか２より大きい正の整数で
ある。また、２の羃乗数の次に大きな数の入力に対する
回路をつくり、これを元に、余分なＯＲゲートとマルチ
プレクサを省略して、２の羃乗に等しくない入力ビット
数に対する改造回路もつくることができる。
【００２７】Ｎ＝５のときの最も上位にある「１」ビッ
トの位置を検出する装置の一例を図４及び図５に示す。
図４はＯＲゲート・ツリーを、図５はマルチプレクサ回
路を示す。
トの位置を検出する装置の一例を図４及び図５に示す。
図４はＯＲゲート・ツリーを、図５はマルチプレクサ回
路を示す。
【００２８】図４において、ＯＲゲートはＮＯＲゲー
ト、ＮＡＮＤゲート及びインバータを使用する等価な論
理（logically equivalents)に置き換えられる。ツリー
２０の第１の２つのステージは８つの論理ユニット２
２、２３、．．．、２９によって形成され、各論理ユニ
ットには、出力がＮＡＮＤゲートの入力に接続されてい
て、上位側のＮＯＡゲートの出力はインバータにもつな
がっている、２つのＮＯＡゲートが含まれている。各論
理ユニットには２つの出力があり、その１つはＮＡＮＤ
ゲートの出力につながり、他の１つはインバータの出力
につながっている。図４は３２ビットの入力数を扱うよ
うにつくれらているが、図１は１６ビットの入力数に対
して設計されているということを念頭に置いて図４の回
路を図１の回路と比較すると、前記論理ユニットのＮＯ
Ａゲートは前記ツリーの第１のステージを形成し、前記
ツリーのＮＡＮＤゲートは第２のステージを形成してい
ることは明かである。前記ＮＡＮＤゲートは前記ＮＯＡ
ゲートの反転出力の論理的ＯＲ機能を与えるばかりでな
く、前記信号を再び反転（reinvert) して、これらの組
み合わせが３つのＯＲゲートとして機能するようにして
いる。前記インバータは各ユニットの上位側のＮＯＡゲ
ートの出力を立ち上げる（erect)ために必要である。
ト、ＮＡＮＤゲート及びインバータを使用する等価な論
理（logically equivalents)に置き換えられる。ツリー
２０の第１の２つのステージは８つの論理ユニット２
２、２３、．．．、２９によって形成され、各論理ユニ
ットには、出力がＮＡＮＤゲートの入力に接続されてい
て、上位側のＮＯＡゲートの出力はインバータにもつな
がっている、２つのＮＯＡゲートが含まれている。各論
理ユニットには２つの出力があり、その１つはＮＡＮＤ
ゲートの出力につながり、他の１つはインバータの出力
につながっている。図４は３２ビットの入力数を扱うよ
うにつくれらているが、図１は１６ビットの入力数に対
して設計されているということを念頭に置いて図４の回
路を図１の回路と比較すると、前記論理ユニットのＮＯ
Ａゲートは前記ツリーの第１のステージを形成し、前記
ツリーのＮＡＮＤゲートは第２のステージを形成してい
ることは明かである。前記ＮＡＮＤゲートは前記ＮＯＡ
ゲートの反転出力の論理的ＯＲ機能を与えるばかりでな
く、前記信号を再び反転（reinvert) して、これらの組
み合わせが３つのＯＲゲートとして機能するようにして
いる。前記インバータは各ユニットの上位側のＮＯＡゲ
ートの出力を立ち上げる（erect)ために必要である。
【００２９】３２ビットの入力数Ｆ０ ．．． Ｆ３１
が論理ユニット２２から論理ユニット２９のＮＯＡゲー
トに入力に与えられ、前記論理ユニットのインバータの
出力は、図１の中で使用されている通りの名称を使用し
て、それぞれ信号、Ａ１、Ａ３、Ａ５、Ａ７、Ａ９、Ａ
１１、Ａ１３、Ａ１５を形成する。また前記ＮＡＮＤゲ
ートの出力は図１で使用されている名称に該当して、そ
れぞれ信号、Ｂ０、Ｂ１、．．．、Ｂ７を形成する。低
位の４つのユニット、ユニット２２からユニット２５、
からの出力Ｂ０、Ｂ１、Ｂ２、Ｂ３は同一構造の論理ユ
ニット３０に与えられ、高位の４つのユニット、ユニッ
ト２６からユニット２９、からの出力Ｂ４、ＢＢ５、Ｂ
６、Ｂ７は同一構造の他の論理ユニット３１に与えられ
る。後者のユニットは前記ツリー２０の第３及び第４の
ステージを形成し、図１のステージ２及びステージ３に
該当する。２つのユニット、ユニット３０とユニット３
１から、インバータからの出力は信号Ｃ１、Ｃ３を与
え、ＮＡＮＤゲートからの出力は信号Ｄ０、Ｄ１を形成
する。前記ツリー２０の第５のステージは、ただ１つの
４入力形ＮＯＡゲート２１により形成され、この４入力
形ＮＯＡゲートは前記２つの論理ユニット、３０、３１
のＮＯＡゲートの出力につながっている。いま説明した
４入力形ＮＯＡゲートに換えて、図１に示す通り２入力
形ＯＲゲート（示されていない）を出力Ｄ０、Ｄ１につ
なげることもできる。４入力形ＮＯＡゲート２１の出力
は、フラグ信号、即ち、入力Ｆ０からＦ３１の少なくと
も１つに「１」ビットがあることを示す信号、Ｇ５を与
える。
が論理ユニット２２から論理ユニット２９のＮＯＡゲー
トに入力に与えられ、前記論理ユニットのインバータの
出力は、図１の中で使用されている通りの名称を使用し
て、それぞれ信号、Ａ１、Ａ３、Ａ５、Ａ７、Ａ９、Ａ
１１、Ａ１３、Ａ１５を形成する。また前記ＮＡＮＤゲ
ートの出力は図１で使用されている名称に該当して、そ
れぞれ信号、Ｂ０、Ｂ１、．．．、Ｂ７を形成する。低
位の４つのユニット、ユニット２２からユニット２５、
からの出力Ｂ０、Ｂ１、Ｂ２、Ｂ３は同一構造の論理ユ
ニット３０に与えられ、高位の４つのユニット、ユニッ
ト２６からユニット２９、からの出力Ｂ４、ＢＢ５、Ｂ
６、Ｂ７は同一構造の他の論理ユニット３１に与えられ
る。後者のユニットは前記ツリー２０の第３及び第４の
ステージを形成し、図１のステージ２及びステージ３に
該当する。２つのユニット、ユニット３０とユニット３
１から、インバータからの出力は信号Ｃ１、Ｃ３を与
え、ＮＡＮＤゲートからの出力は信号Ｄ０、Ｄ１を形成
する。前記ツリー２０の第５のステージは、ただ１つの
４入力形ＮＯＡゲート２１により形成され、この４入力
形ＮＯＡゲートは前記２つの論理ユニット、３０、３１
のＮＯＡゲートの出力につながっている。いま説明した
４入力形ＮＯＡゲートに換えて、図１に示す通り２入力
形ＯＲゲート（示されていない）を出力Ｄ０、Ｄ１につ
なげることもできる。４入力形ＮＯＡゲート２１の出力
は、フラグ信号、即ち、入力Ｆ０からＦ３１の少なくと
も１つに「１」ビットがあることを示す信号、Ｇ５を与
える。
【００３０】図４に示すＯＲゲート・ツリー２０の中に
つくられる信号は、図５に示す通り４つのマルチプレク
サ・ツリーに与えられる。マルチプレクサ・ツリーＭ
Ａ、ＭＢ、ＭＣは図１に示す同一参照番号を有するツリ
ーに該当し、図１に示す同一入力信号を有している。第
４のツリーＭ０は、２入力形マルチプレクサの４ステー
ジのツリーであり、入力信号Ｆ０からＦ３１の奇数番号
のビットにつながる１６の入力を有していて、また前記
ＯＲゲート・ツリーがつくる信号Ａ、Ｂ、Ｃ、Ｄによっ
て制御される。マルチプレクサ・ツリーＭ０は、出力コ
ードのビットＧ０を与える。ツリーＭＡは、図１につい
て上に説明した通りの動作を行い、ビットＧ１を与え
る。同様に、ツリーＭＢはビットＧ２を与え、ツリーＭ
ＣはビットＧ３を与える。図１に示す通り、ＯＲゲート
・ツリーからの信号Ｄ１は出力コードの再上位のビット
を与えるが、このビットは図５の中ではＧ４という名称
がつけられている。
つくられる信号は、図５に示す通り４つのマルチプレク
サ・ツリーに与えられる。マルチプレクサ・ツリーＭ
Ａ、ＭＢ、ＭＣは図１に示す同一参照番号を有するツリ
ーに該当し、図１に示す同一入力信号を有している。第
４のツリーＭ０は、２入力形マルチプレクサの４ステー
ジのツリーであり、入力信号Ｆ０からＦ３１の奇数番号
のビットにつながる１６の入力を有していて、また前記
ＯＲゲート・ツリーがつくる信号Ａ、Ｂ、Ｃ、Ｄによっ
て制御される。マルチプレクサ・ツリーＭ０は、出力コ
ードのビットＧ０を与える。ツリーＭＡは、図１につい
て上に説明した通りの動作を行い、ビットＧ１を与え
る。同様に、ツリーＭＢはビットＧ２を与え、ツリーＭ
ＣはビットＧ３を与える。図１に示す通り、ＯＲゲート
・ツリーからの信号Ｄ１は出力コードの再上位のビット
を与えるが、このビットは図５の中ではＧ４という名称
がつけられている。
【００３１】図４及び図５に示す装置の動作は、図１の
装置に以下の追加をした装置の動作に該当する。即ち、
図１に於いてＯＲゲート・ツリーに更に１つのステージ
を追加し、マルチプレクサ回路に更に１つのマルチプレ
クサ・ツリー、Ｍ０を追加した装置の動作に該当する。
装置に以下の追加をした装置の動作に該当する。即ち、
図１に於いてＯＲゲート・ツリーに更に１つのステージ
を追加し、マルチプレクサ回路に更に１つのマルチプレ
クサ・ツリー、Ｍ０を追加した装置の動作に該当する。
【００３２】以上、（物理的には）違っているが論理的
には等価な要素を使用すれば、前記ＯＲゲートを異なる
２つのかたちに実現できるということを図１及び図４を
参照して上に説明した。前記ＯＲゲート・ツリーを与え
るために、他の要素を使用することもできる。例えば、
マルチプレクサ回路の各マルチプレクサの動作に適切な
改造を加えて反転信号を作り出し、信号を立ち上げるよ
うに（to produce theeffect of ercet signals) する
ことも可能であろう。
には等価な要素を使用すれば、前記ＯＲゲートを異なる
２つのかたちに実現できるということを図１及び図４を
参照して上に説明した。前記ＯＲゲート・ツリーを与え
るために、他の要素を使用することもできる。例えば、
マルチプレクサ回路の各マルチプレクサの動作に適切な
改造を加えて反転信号を作り出し、信号を立ち上げるよ
うに（to produce theeffect of ercet signals) する
ことも可能であろう。
【００３３】都合がよいことに、マルチプレクサ回路に
使用されるマルチプレクサは、ＭＯＳトランジスタで形
成された伝達ゲート（transmission gate)を使用してつ
くることができるが、更に各マルチプレクサに対する２
つの伝達ゲートは、単独のマルチプレクサの中の２つの
ゲートに対する制御信号によって、相互に反転するよう
になっているため、所与の制御信号に対して１つの伝達
ゲートは開いており、他の１つの伝達ゲートは閉じてい
ることになる。ＣＭＯＳゲート及び／或いは他の論理要
素、若しくは、バイポーラ・トランジスタによる論理要
素を使用した他の形式の回路もマルチプレクサとして使
用できる。好適にも選択した回路の伝達時間は小さい。
使用されるマルチプレクサは、ＭＯＳトランジスタで形
成された伝達ゲート（transmission gate)を使用してつ
くることができるが、更に各マルチプレクサに対する２
つの伝達ゲートは、単独のマルチプレクサの中の２つの
ゲートに対する制御信号によって、相互に反転するよう
になっているため、所与の制御信号に対して１つの伝達
ゲートは開いており、他の１つの伝達ゲートは閉じてい
ることになる。ＣＭＯＳゲート及び／或いは他の論理要
素、若しくは、バイポーラ・トランジスタによる論理要
素を使用した他の形式の回路もマルチプレクサとして使
用できる。好適にも選択した回路の伝達時間は小さい。
【００３４】以上の説明に関して更に以下の項を開示す
る。 （１）ｎビットの入力２進数の中の最も端にある「１」
ビットを検出し、かつ、その位置を表示する出力をつく
り出す装置であって、２入力形ＯＲゲート手段の２進ツ
リーが含まれ、このツリーはただ１つのＯＲゲートを含
む最終ステージがあるものと無いものがあるが、２m ≧
ｎを満足するｍステージを有し、更にこのツリーには最
大２m-1 個のＯＲゲート手段を備えた第１のステージが
あり、入力数の全ビットがその入力に与えられ、更にこ
のツリーには、前記２進ツリーのステージに対する入力
及び前記２進ツリーのステージからの出力に選択的に応
答するため、ｍ−２個のマルチプレクサ・ツリーを有す
るマルチプレクサ回路があるが、前記２進ツリーのステ
ージからの出力は終わりから２番目の（penultimate)ス
テージからの出力と組合されて、入力数の中の最も端に
ある「１」ビットの位置を表す２進数を生成することを
特徴とする装置。
る。 （１）ｎビットの入力２進数の中の最も端にある「１」
ビットを検出し、かつ、その位置を表示する出力をつく
り出す装置であって、２入力形ＯＲゲート手段の２進ツ
リーが含まれ、このツリーはただ１つのＯＲゲートを含
む最終ステージがあるものと無いものがあるが、２m ≧
ｎを満足するｍステージを有し、更にこのツリーには最
大２m-1 個のＯＲゲート手段を備えた第１のステージが
あり、入力数の全ビットがその入力に与えられ、更にこ
のツリーには、前記２進ツリーのステージに対する入力
及び前記２進ツリーのステージからの出力に選択的に応
答するため、ｍ−２個のマルチプレクサ・ツリーを有す
るマルチプレクサ回路があるが、前記２進ツリーのステ
ージからの出力は終わりから２番目の（penultimate)ス
テージからの出力と組合されて、入力数の中の最も端に
ある「１」ビットの位置を表す２進数を生成することを
特徴とする装置。
【００３５】（２）第（１）項記載の装置であって、Ｏ
Ｒゲート２進ツリーの最終ステージを含み、前記最終ス
テージのただ１つのＯＲゲート手段の出力につながって
いる出力端子を有し、前記出力は前記入力２進数に少な
くとも１つの「１」ビットが現れることを示す、ことを
特徴とする装置。
Ｒゲート２進ツリーの最終ステージを含み、前記最終ス
テージのただ１つのＯＲゲート手段の出力につながって
いる出力端子を有し、前記出力は前記入力２進数に少な
くとも１つの「１」ビットが現れることを示す、ことを
特徴とする装置。
【００３６】（３）第（１）項または第（２）項記載の
装置であって、前記ＯＲゲート手段の２進ツリーは複数
のＯＲゲートを含むことを特徴とする装置。
装置であって、前記ＯＲゲート手段の２進ツリーは複数
のＯＲゲートを含むことを特徴とする装置。
【００３７】（４）第（１）項または第（２）項記載の
装置であって、前記ＯＲゲート手段の２進ツリーの代替
ステージはＮＯＡゲートを含み、該ツリーの介入ステー
ジ（intervening stage)はＮＡＮＤゲートを含むことを
特徴とする装置。
装置であって、前記ＯＲゲート手段の２進ツリーの代替
ステージはＮＯＡゲートを含み、該ツリーの介入ステー
ジ（intervening stage)はＮＡＮＤゲートを含むことを
特徴とする装置。
【００３８】（５）第（４）項記載の装置であって、前
記２進ツリーの前記代替ステージは、前記マルチプレク
サ回路に対してＮＯＡゲートの出力信号を再立ち上げ
（re-erect) する１つまたはそれ以上のインバータを含
むことを特徴とする装置。
記２進ツリーの前記代替ステージは、前記マルチプレク
サ回路に対してＮＯＡゲートの出力信号を再立ち上げ
（re-erect) する１つまたはそれ以上のインバータを含
むことを特徴とする装置。
【００３９】（６）第（４）項記載の装置であって、前
記２進ツリーの前記代替ステージのＮＯＡゲートからの
出力信号は前記マルチプレクサ回路に直接与えられ、前
記マルチプレクサ回路は、前記代替ステージからの反転
信号及び前記２進ツリーの介入ステージからの立ち上げ
信号（erect signal）を使用する、ことを特徴とする装
置。
記２進ツリーの前記代替ステージのＮＯＡゲートからの
出力信号は前記マルチプレクサ回路に直接与えられ、前
記マルチプレクサ回路は、前記代替ステージからの反転
信号及び前記２進ツリーの介入ステージからの立ち上げ
信号（erect signal）を使用する、ことを特徴とする装
置。
【００４０】（７）第（１）項から第（６）項のいずれ
かに記載の装置であって、前記マルチプレクサ・ツリー
は、縦につながった１つまたはそれ以上のステージの中
の１つまたはそれ以上の２入力形マルチプレクサから形
成され、各ツリーの第１のステージの前記マルチプレク
サに対する入力は前記特定マルチプレクサ・ツリーに関
する前記２進ツリーの１つのステージのＯＲゲート手段
に対する入力信号から引き出され、各ツリーのマルチプ
レクサに対する制御信号は、入力信号から前記特定マル
チプレクサ・ツリーに対する入力信号が引き出されてい
るステージから始まる、２進ツリーの該当するステージ
の中のＯＲゲート手段の出力信号から引き出される、こ
とを特徴とする装置。
かに記載の装置であって、前記マルチプレクサ・ツリー
は、縦につながった１つまたはそれ以上のステージの中
の１つまたはそれ以上の２入力形マルチプレクサから形
成され、各ツリーの第１のステージの前記マルチプレク
サに対する入力は前記特定マルチプレクサ・ツリーに関
する前記２進ツリーの１つのステージのＯＲゲート手段
に対する入力信号から引き出され、各ツリーのマルチプ
レクサに対する制御信号は、入力信号から前記特定マル
チプレクサ・ツリーに対する入力信号が引き出されてい
るステージから始まる、２進ツリーの該当するステージ
の中のＯＲゲート手段の出力信号から引き出される、こ
とを特徴とする装置。
【００４１】（８）第（７）項記載の装置であって、各
マルチプレクサ・ツリーの入力信号及び制御信号は、Ｏ
Ｒゲート手段の２進ツリーからペアを組んで取られた信
号の同じ側の信号から引き出され、前記信号をどちら側
の信号にするかということは、入力信号の最も上位にあ
る「１」ビットを識別するのか、或いは最も下位にある
「１」ビットを識別するのかによって決まる、ことを特
徴とする装置。
マルチプレクサ・ツリーの入力信号及び制御信号は、Ｏ
Ｒゲート手段の２進ツリーからペアを組んで取られた信
号の同じ側の信号から引き出され、前記信号をどちら側
の信号にするかということは、入力信号の最も上位にあ
る「１」ビットを識別するのか、或いは最も下位にある
「１」ビットを識別するのかによって決まる、ことを特
徴とする装置。
【００４２】（９）第（１）項から第（８）項のいずれ
かに記載の装置であって、各マルチプレクサは、それぞ
れの入力から共通の出力に対して接続される２つの伝達
ゲートを有し、制御信号の状態によって前記２つの伝達
ゲートの１つは信号を伝達できることが可能であり、他
の１つの伝達ゲートは信号を伝達できない、ことを特徴
とする装置。
かに記載の装置であって、各マルチプレクサは、それぞ
れの入力から共通の出力に対して接続される２つの伝達
ゲートを有し、制御信号の状態によって前記２つの伝達
ゲートの１つは信号を伝達できることが可能であり、他
の１つの伝達ゲートは信号を伝達できない、ことを特徴
とする装置。
【００４３】（１０）入力２進数の最も端にある「１」
ビットの位置を検出する装置であって、実質的にここに
説明した通りであって、添付図面の図１或いは図４及び
図５に示す通りであることを特徴とする前記装置。
ビットの位置を検出する装置であって、実質的にここに
説明した通りであって、添付図面の図１或いは図４及び
図５に示す通りであることを特徴とする前記装置。
【００４４】（１１）入力数の最も上位にある「１」ビ
ット或いは最も下位にある「１」ビットを検出する装置
には２入力形ＯＲゲートの２進ツリー或いはそれらと等
価な論理が含まれており、それら論理には前記入力数が
並列に与えられ、そしてそれら論理から信号が引き出さ
れ、また２入力形マルチプレクサの複数のツリーを制御
するため入力として与えられる。前記マルチプレクサの
出力から前記入力数の最も上位にある「１」ビット或い
は最も下位にある「１」ビットの位置を表す数を示す複
数のビットが現れる。
ット或いは最も下位にある「１」ビットを検出する装置
には２入力形ＯＲゲートの２進ツリー或いはそれらと等
価な論理が含まれており、それら論理には前記入力数が
並列に与えられ、そしてそれら論理から信号が引き出さ
れ、また２入力形マルチプレクサの複数のツリーを制御
するため入力として与えられる。前記マルチプレクサの
出力から前記入力数の最も上位にある「１」ビット或い
は最も下位にある「１」ビットの位置を表す数を示す複
数のビットが現れる。
【図１】本装置の一例を示す図。
【図２】入力数の最上位にある「１」ビットの位置の各
種場合に対して、図１の装置により作り出される出力コ
ードの表を示す図。
種場合に対して、図１の装置により作り出される出力コ
ードの表を示す図。
【図３】図１の装置に於ける信号の表を示す図。
【図４】本装置の第２の例を示すＯＲゲートの２進ツリ
ーを示す図。
ーを示す図。
【図５】第２の例に於けるマルチプレクサ回路を示す
図。
図。
１１ ＯＲゲート・ツリー
１２ マルチプレクサ回路
１３ 第１のステージ
１４ 第２のステージ
１５ 第３のステージ
１６ 第４のステージ
２０ ２進ツリー
２１ ４入力形ＮＡＮＤゲート
２２、２３、２４、２５、２６、２７、２８、２９、３
０、３１論理ユニット ＭＡ 第１のマルチプレクサ・ツリー ＭＢ 第２のマルチプレクサ・ツリー ＭＣ 第３のマルチプレクサ・ツリー Ｍ０ 第４のマルチプレクサ・ツリー
０、３１論理ユニット ＭＡ 第１のマルチプレクサ・ツリー ＭＢ 第２のマルチプレクサ・ツリー ＭＣ 第３のマルチプレクサ・ツリー Ｍ０ 第４のマルチプレクサ・ツリー
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ローラ ダッドブリッジ
イギリス国ベッドフォード，アッシュリ
ッジ ドライブ ４
(72)発明者 デビッド コリンズ
イギリス国ベッドフォード，ビッグルス
ウェイド，ハブロック ロード 37
(72)発明者 フィリップ モイセ
イギリス国ベッドフォード，ブロンハ
ム，ネビル クロース 12
(56)参考文献 特開 昭60−175142（ＪＰ，Ａ)
特開 昭62−171027（ＪＰ，Ａ)
特開 平３−175528（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 7/00
Claims (2)
- 【請求項１】 ｎビットの入力２進数の中の最も端にあ
る「１」ビットを検出し、かつ、その位置を表示する出
力をつくり出す装置であって、２入力形ＯＲゲート手段
の２進ツリーが含まれ、このツリーは２ m ≧ｎを満足す
るｍステージを有し、さらにただ１つのＯＲゲートを含
む最終ステージを含むことができ、更にこのツリーには
最大２ m-1 個のＯＲゲート手段を備えた第１のステージ
があり、入力数の全ビットがその入力にそれぞれ与えら
れ、更にこのツリーには、前記２進ツリーのステージに
対する入力及び前記２進ツリーのステージからの出力に
選択的に応答するため、ｍ−１個のマルチプレクサ・ツ
リーを有するマルチプレクサ回路があって、前記２進ツ
リーのステージからの出力は終わりから２番目のステー
ジからの出力と組合されて、入力数の中の最も端にある
「１」のビットの位置を表す２進数を生成することを特
徴とする装置。 - 【請求項２】 請求項１に記載の装置であって、ＯＲゲ
ート２進ツリーの最終ステージは、前記最終ステージの
ただ１つのＯＲゲート手段の出力につながっている出力
端子を有し、前記出力端子は前記入力２進数の中に少な
くとも１つの「１」のビットが現れることを示す、こと
を特徴とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB91245399 | 1991-11-19 | ||
| GB919124539A GB9124539D0 (en) | 1991-11-19 | 1991-11-19 | A circuit for detecting the position of an extreme 1"bit in a binary number |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05303485A JPH05303485A (ja) | 1993-11-16 |
| JP3507517B2 true JP3507517B2 (ja) | 2004-03-15 |
Family
ID=10704858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31028692A Expired - Fee Related JP3507517B2 (ja) | 1991-11-19 | 1992-11-19 | ２進数に於いて最も端にある「１」ビットの位置検出回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5345405A (ja) |
| EP (1) | EP0543517B1 (ja) |
| JP (1) | JP3507517B2 (ja) |
| DE (1) | DE69229325T2 (ja) |
| GB (1) | GB9124539D0 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 1992-10-29 EP EP92309901A patent/EP0543517B1/en not_active Expired - Lifetime
- 1992-10-29 DE DE69229325T patent/DE69229325T2/de not_active Expired - Fee Related
- 1992-11-18 US US07/978,005 patent/US5345405A/en not_active Expired - Lifetime
- 1992-11-19 JP JP31028692A patent/JP3507517B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69229325T2 (de) | 1999-11-04 |
| JPH05303485A (ja) | 1993-11-16 |
| DE69229325D1 (de) | 1999-07-08 |
| US5345405A (en) | 1994-09-06 |
| EP0543517A2 (en) | 1993-05-26 |
| GB9124539D0 (en) | 1992-01-08 |
| EP0543517A3 (en) | 1993-09-01 |
| EP0543517B1 (en) | 1999-06-02 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071226 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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