JPS61141034A - 演算結果限界割出し装置 - Google Patents
演算結果限界割出し装置Info
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- JPS61141034A JPS61141034A JP59264271A JP26427184A JPS61141034A JP S61141034 A JPS61141034 A JP S61141034A JP 59264271 A JP59264271 A JP 59264271A JP 26427184 A JP26427184 A JP 26427184A JP S61141034 A JPS61141034 A JP S61141034A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
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- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、演算結果限界割出し装置に関し、特に電子計
算機の数値計算において、計算結果が日常的数値範囲か
らかけ離れたものになったことを知るのに好適な演算結
果限界割出し装置に関するものである。
算機の数値計算において、計算結果が日常的数値範囲か
らかけ離れたものになったことを知るのに好適な演算結
果限界割出し装置に関するものである。
従来発生していたオーバーフローやアンダーフロー現象
は１本発明者が先に提案した可変長指数部を有する浮動
小数点表現演算装置（特開昭５９−１１４４４号公報参
照）によって、事実上発生しないようにできる。これに
より、従来計算できなかった大きい値を扱う計算が可能
になった゛、しかし、数値が１より離れて大きくなるか
、あるいは小さくなるほど、一定の長さのデータ語の中
に占める指数部が大となり、有効桁数を決定する仮数部
が短くなる。すなわち、数の絶対値が無限大あるいは０
に近づくに従って、有効精度は減少す ゛る。計算機
のユーザー、つまりプログラマ−は有効精度の減少に常
時留意していなければならず。
は１本発明者が先に提案した可変長指数部を有する浮動
小数点表現演算装置（特開昭５９−１１４４４号公報参
照）によって、事実上発生しないようにできる。これに
より、従来計算できなかった大きい値を扱う計算が可能
になった゛、しかし、数値が１より離れて大きくなるか
、あるいは小さくなるほど、一定の長さのデータ語の中
に占める指数部が大となり、有効桁数を決定する仮数部
が短くなる。すなわち、数の絶対値が無限大あるいは０
に近づくに従って、有効精度は減少す ゛る。計算機
のユーザー、つまりプログラマ−は有効精度の減少に常
時留意していなければならず。
そのために消費される労力は大きかった。そこで。
自動的に有効精度の減少の程度を知らせる機能が望まれ
るようになった。
るようになった。
本発明の目的は、このような要望を満足させるため、浮
動小数点表現で極端に絶対値が大、または小であっても
、計算可能であり、かつあらかじめ設定された範囲に達
したときには、自動的に通知して計算精度を判定する情
報を与えることができる演算結果限界割出し装置を提供
することにある。
動小数点表現で極端に絶対値が大、または小であっても
、計算可能であり、かつあらかじめ設定された範囲に達
したときには、自動的に通知して計算精度を判定する情
報を与えることができる演算結果限界割出し装置を提供
することにある。
上記目的を達成するため、本発明の演算結果限界割出し
装置は、電子計算機の可変長指数部を有する浮動小数点
表現を用いた演算装置において、命令により指数部の左
方をピッド″ｌ”、その他をピッドパ０′″とする定数
を生成して設定された定数レジスタ、計算結果を格納す
る計算結果レジスタ、該計算結果レジスタと前記定数レ
ジスタの対応するビットごとに比較して、定数レジスタ
のビット１′Ｏｎに対応する計算結果レジスタのビット
は無視し、定数レジスタのビットＩＩ １１ｊに対応す
る計算結果レジスタのビットがすべて＃ｌ ＯＩｔであ
るか、またはすべて１１″であるときに割出し信号をハ
イレベルとするビットごと比較回路、および該ハイレベ
ルの割出し信号により計算状態表示子の中の限界超過表
示子をＩＴ １ ＃ｌにし、該限界超過表示子と限界超
過割込みマスクの指定ビットとを比較して両者とも１″
のとき割込み動作を生じる手段を有するととく特徴があ
る。
装置は、電子計算機の可変長指数部を有する浮動小数点
表現を用いた演算装置において、命令により指数部の左
方をピッド″ｌ”、その他をピッドパ０′″とする定数
を生成して設定された定数レジスタ、計算結果を格納す
る計算結果レジスタ、該計算結果レジスタと前記定数レ
ジスタの対応するビットごとに比較して、定数レジスタ
のビット１′Ｏｎに対応する計算結果レジスタのビット
は無視し、定数レジスタのビットＩＩ １１ｊに対応す
る計算結果レジスタのビットがすべて＃ｌ ＯＩｔであ
るか、またはすべて１１″であるときに割出し信号をハ
イレベルとするビットごと比較回路、および該ハイレベ
ルの割出し信号により計算状態表示子の中の限界超過表
示子をＩＴ １ ＃ｌにし、該限界超過表示子と限界超
過割込みマスクの指定ビットとを比較して両者とも１″
のとき割込み動作を生じる手段を有するととく特徴があ
る。
先に示した可変長指数部を有する浮動小数点表現演算装
置においては、数値の有効桁数を表わす仮数部の長さも
、また可変長である。この表現による演算装置で計算す
る場合、計算の途中で仮数部の長さが予期せぬ程度に短
くなり、そのことに気がつかないことがありうる。この
場合、予想より大きい計算誤差を生じる結果となる場合
がある。
置においては、数値の有効桁数を表わす仮数部の長さも
、また可変長である。この表現による演算装置で計算す
る場合、計算の途中で仮数部の長さが予期せぬ程度に短
くなり、そのことに気がつかないことがありうる。この
場合、予想より大きい計算誤差を生じる結果となる場合
がある。
そこで、計算の過程において、仮数部がある長さより短
くなったときを知る機能を用意しておけば。
くなったときを知る機能を用意しておけば。
計算精度についての手がかりを与えることができる。す
なわち、予測できない計算誤差の発生を避けるため、仮
数部の長さに１つの限界を設けて、仮数部がそれより短
くなると、計算結果は通常のようにして出し１割出しを
行って、プログラムでその割出しを利用できるようにし
たい、仮数部の長さの限界を定めることは、指数部の長
さの限界を定めることと等価であり、また指数部の長さ
の限界を定めることは、指数部左方の０の列、あるいは
ｌの列の長さの限界を定めることと等価である１例えば
、いま可変長指数部を有する浮動小数点表現のデータを
ｍビットであるとする。ビット位置は、左端を０とし、
以下類に右に向ってｌ。
なわち、予測できない計算誤差の発生を避けるため、仮
数部の長さに１つの限界を設けて、仮数部がそれより短
くなると、計算結果は通常のようにして出し１割出しを
行って、プログラムでその割出しを利用できるようにし
たい、仮数部の長さの限界を定めることは、指数部の長
さの限界を定めることと等価であり、また指数部の長さ
の限界を定めることは、指数部左方の０の列、あるいは
ｌの列の長さの限界を定めることと等価である１例えば
、いま可変長指数部を有する浮動小数点表現のデータを
ｍビットであるとする。ビット位置は、左端を０とし、
以下類に右に向ってｌ。
２、・・・・とする０ｍビットのデータにおいては。
右端のビットは第ｍ −１ビツトである。左端の第０ビ
ツトは符号ビットである。第１ビツトから右番；０ある
いはｌの列の長さが１であるときの値Ｘの範囲は１次の
通りである。
ツトは符号ビットである。第１ビツトから右番；０ある
いはｌの列の長さが１であるときの値Ｘの範囲は１次の
通りである。
一２≦ｘ＜−，０，５
０，５≦ｘ ＜ ２
・・・（１）すなわち、数Ｘが正数の場合には、ｘ＝２
・ｆで表現される。ここで、ｅは指数、ｆは仮数であ
る。そして、ｅ≧０のとき、先頭から１ビツト以上の０
の後に１ビツトの１が続き、その次にｎ個の有意数字が
続く、また、ｅ ＜ Ｏのときには、先頭から１ビツト
以上の１の後に１ビツトの０が続き１次にｎ個の有意数
字が続く、第０ビツトの符号情報（正のとき０．負のと
きりを除き、指数部の０または１の列の長さは、２ｎ＋
２ビツト（ｎは有意数字の個数）で表わされる。したが
って。
・・・（１）すなわち、数Ｘが正数の場合には、ｘ＝２
・ｆで表現される。ここで、ｅは指数、ｆは仮数であ
る。そして、ｅ≧０のとき、先頭から１ビツト以上の０
の後に１ビツトの１が続き、その次にｎ個の有意数字が
続く、また、ｅ ＜ Ｏのときには、先頭から１ビツト
以上の１の後に１ビツトの０が続き１次にｎ個の有意数
字が続く、第０ビツトの符号情報（正のとき０．負のと
きりを除き、指数部の０または１の列の長さは、２ｎ＋
２ビツト（ｎは有意数字の個数）で表わされる。したが
って。
数１の浮動小数点数は、’０１００００００’であり、
数−１の浮動小数点数は、’ｔ ｔ ｏｏｏｏ。
数−１の浮動小数点数は、’ｔ ｔ ｏｏｏｏ。
Ｏ′である。
なお、上記（１）式で表わされる場合は、以下で説明す
る場合と比べ例外的であり、値の範囲も極めて日常的で
、本発明により有効精度を知らせる場合には該当しない
ので、この場合は除く。
る場合と比べ例外的であり、値の範囲も極めて日常的で
、本発明により有効精度を知らせる場合には該当しない
ので、この場合は除く。
指数部の左端の第１ビツトから右に連続して。
少なくとも長さｎ ＋ ２が、０の列あるいはｌの列で
あるとする。このとき、ｎは０あるいは正の整数である
とする。この場合、その数Ｘの範囲は次の通りである。
あるとする。このとき、ｎは０あるいは正の整数である
とする。この場合、その数Ｘの範囲は次の通りである。
（ａ）第０ビツトが１のとき。
ｘ ＜ −（２の（２のｎ乗）乗）あるいは。
−（０，５の（２のｎ乗）乗）≦ｘ ＜ ０ − （
２）（ｂ）第１ビツトがＯのとき。
２）（ｂ）第１ビツトがＯのとき。
０≦ｘ ＜ ０ 、５の（２のｎ乗）乗あるいは、２の
（２のｎ乗）乗：ａｘ ・・・（３）そし
て、指数部の長さは２ｎ千３ビツトあるいはそれより大
であり、したがって仮数部の長さはｍ −（２ｎ ＋
４ ）ビット、あるいはそれより短いということになる
。上記（１）と（２）の場合を越えである値になったと
き、計算精度の限界を通知すればよい。
（２のｎ乗）乗：ａｘ ・・・（３）そし
て、指数部の長さは２ｎ千３ビツトあるいはそれより大
であり、したがって仮数部の長さはｍ −（２ｎ ＋
４ ）ビット、あるいはそれより短いということになる
。上記（１）と（２）の場合を越えである値になったと
き、計算精度の限界を通知すればよい。
割出しの限界の設定は、仮数部の長さで決めることもで
きるし、また指数部の左方に連続する０の列、あるいは
１の列の長さで指定することもできる。特に、後者の場
合、データの長さｍに依存せず、また割出しの限界は数
値の限界に対応しているため、プログラマにとって理解
しやすいこと。
きるし、また指数部の左方に連続する０の列、あるいは
１の列の長さで指定することもできる。特に、後者の場
合、データの長さｍに依存せず、また割出しの限界は数
値の限界に対応しているため、プログラマにとって理解
しやすいこと。
および以下に述べるように１割出しの検出処理が簡単で
あること等の利点がある。
あること等の利点がある。
以下においては１割出すべきか否かを、計算結果の指数
部の左方第１ビツトから右方に０の列、あるいは１の列
の長さが、あらかじめ定められた長さと等しいか否かを
検出することによって、判定するものとする。
部の左方第１ビツトから右方に０の列、あるいは１の列
の長さが、あらかじめ定められた長さと等しいか否かを
検出することによって、判定するものとする。
なお、本発明の機能は、従来より広く用いられている計
算機（例えば、１８Ｍシステム３６０）でも計算可能な
数値範囲であるか否かの判定に用いることができる。こ
の場合、本質的には殆んど違いはなく、ｎ＝８の場合番
；相当している。また。
算機（例えば、１８Ｍシステム３６０）でも計算可能な
数値範囲であるか否かの判定に用いることができる。こ
の場合、本質的には殆んど違いはなく、ｎ＝８の場合番
；相当している。また。
米国電気電子工業学会（ＩＥＥＥ）の標準案のうち。
３２ビツト・データの規格はｎ＝７に、６４ビツト・デ
ータの規格はれ＝１０の場合に、それぞれ相当している
。このように、従来の電子計算機の ゛うち、２
進法あるいはその系統の浮動小数点表現での表現不能範
囲への到達は、ｎが何らかの整数値として定められるこ
とにより１判定可能となる。
ータの規格はれ＝１０の場合に、それぞれ相当している
。このように、従来の電子計算機の ゛うち、２
進法あるいはその系統の浮動小数点表現での表現不能範
囲への到達は、ｎが何らかの整数値として定められるこ
とにより１判定可能となる。
以下、本発明の実施例を、図面により説明する。
第１図は、本発明の一実施例を示す割出し条件検出装置
のブロック図である。
のブロック図である。
第１図において、４は計算結果レジスタ、５は定数レジ
スタ、６はビットごと比較回路、７，８゜９は論理和回
路、１０は割出し結果信号である。
スタ、６はビットごと比較回路、７，８゜９は論理和回
路、１０は割出し結果信号である。
第４１Ｐ！Ｉは、第１図における定数レジスタの構成図
である。
である。
第４図において、３０は実効アドレス保持レジスタ、３
１はビット列発生レジスタであり、１゜２．３は合わせ
て定数レジスタを形成する。定数レジスタ５の長さは、
そこに格納される浮動小数点データの長さｍと同一であ
るとする。定数レジスタ５のうち、１は符号ビットに対
応する１ビツトであり、その値は常に＃ ＯＨｐである
。２はビットＩＩ ｉ ｎ部であり、各ビットはすべて
“ｌ”である、３はビット４７０１１部であり、各ビッ
トはすべて“０”である、実効アドレス保持レジスタ３
０の値ｎがビット列発生レジスタ３１に入力すると、ビ
ット列発生レジスタ３１では、ピッド′１＃部２の長さ
が（ｎ＋２）となるようにビット列を発生して、ビット
１１１１＃部２とピッド０″部３を作成して、定数レジ
スタ５に出力する。これによって１次の定数が設定され
る。
１はビット列発生レジスタであり、１゜２．３は合わせ
て定数レジスタを形成する。定数レジスタ５の長さは、
そこに格納される浮動小数点データの長さｍと同一であ
るとする。定数レジスタ５のうち、１は符号ビットに対
応する１ビツトであり、その値は常に＃ ＯＨｐである
。２はビットＩＩ ｉ ｎ部であり、各ビットはすべて
“ｌ”である、３はビット４７０１１部であり、各ビッ
トはすべて“０”である、実効アドレス保持レジスタ３
０の値ｎがビット列発生レジスタ３１に入力すると、ビ
ット列発生レジスタ３１では、ピッド′１＃部２の長さ
が（ｎ＋２）となるようにビット列を発生して、ビット
１１１１＃部２とピッド０″部３を作成して、定数レジ
スタ５に出力する。これによって１次の定数が設定され
る。
（ａ）第０ビツト→Ｊ＃ ０ ′１
（ｂ）第１〜（ｎ ＋ ２）ビット→ｔａ １″′（ｃ
）第（ｎ＋３）〜（ｍ １）ビット→Ｊ＃ ＯＰＩ第
２図は、第１図におけるビットごと比較回路６の詳細図
である。
）第（ｎ＋３）〜（ｍ １）ビット→Ｊ＃ ＯＰＩ第
２図は、第１図におけるビットごと比較回路６の詳細図
である。
第２図において、１２．１３は論理積回路、１４は計算
結果レジスタ４のビットからの入力、１５は定数レジス
タ５のビットからの入力、１６は反転回路、１７は論理
和回路７への出力、１８は論理和回路８への出力である
。
結果レジスタ４のビットからの入力、１５は定数レジス
タ５のビットからの入力、１６は反転回路、１７は論理
和回路７への出力、１８は論理和回路８への出力である
。
この割出し装置の処理は、計算した結果が格納される計
算結果レジスタ４の内容を検査し、その値が極端に大あ
るいは小になったことを報知するもので、指数部の左方
の与えられた長さのビット列が、すべて′″０″である
か、またはすべて１１１１＃であるかを検出して、出力
ｌＯに割出す。このため。
算結果レジスタ４の内容を検査し、その値が極端に大あ
るいは小になったことを報知するもので、指数部の左方
の与えられた長さのビット列が、すべて′″０″である
か、またはすべて１１１１＃であるかを検出して、出力
ｌＯに割出す。このため。
定数レジスタ５のビットの値１１０ ＩＩに対応する計
算結果レジスタ４の内容は無視し、定数レジスタ５のビ
ットの値“１″に対応する計算結果レジスタ４のビット
を調べて、これがすべてが“０”であるか、あるいはす
べてがＩＴ ｌ ７１であるとき１割出し結果信号ＩＯ
をハイレベルとし、それ以外はローレベルとする。なお
、第０ビツトは符号ビットであるため、常に無視してよ
く、したがってビットごと比較回路６を置く必要はない
、第２図において、定数レジスタ５の内容が０”に対応
する位置では、論理積回路１２．１３ともに出力は″０
”であり、′１”に対応する位置では、計算結果レジス
タ４の内容がＩＩ １ ′１のとき論理積回路１３の出
力が′０”。
算結果レジスタ４の内容は無視し、定数レジスタ５のビ
ットの値“１″に対応する計算結果レジスタ４のビット
を調べて、これがすべてが“０”であるか、あるいはす
べてがＩＴ ｌ ７１であるとき１割出し結果信号ＩＯ
をハイレベルとし、それ以外はローレベルとする。なお
、第０ビツトは符号ビットであるため、常に無視してよ
く、したがってビットごと比較回路６を置く必要はない
、第２図において、定数レジスタ５の内容が０”に対応
する位置では、論理積回路１２．１３ともに出力は″０
”であり、′１”に対応する位置では、計算結果レジス
タ４の内容がＩＩ １ ′１のとき論理積回路１３の出
力が′０”。
計算結果レジスタ４の内容が″０″のとき論理積回路１
２の出力が１１０ Ｈとなる。したがって、定数レジス
タ５の１１１１＃に対応する計算結果レジスタ４の内容
がすべて＃１１１１のときのみ、第１図の論理和回路８
の出力が′０″となり、また計算結果レジスタ４の内容
がすべてＩＪ Ｏ１ｇのとぎのみ、、第１図の論理和回
路７の出力がＮ ＯＩＩとなる。これらの論理和回路７
，８のいずれか一方が″０″であれば、否定論理和回路
９の出力はｌ”となる。これにより、計算結果が極端に
大か、または極端に小のとき、割出し信号１０をハイレ
ベルにすることができる。
２の出力が１１０ Ｈとなる。したがって、定数レジス
タ５の１１１１＃に対応する計算結果レジスタ４の内容
がすべて＃１１１１のときのみ、第１図の論理和回路８
の出力が′０″となり、また計算結果レジスタ４の内容
がすべてＩＪ Ｏ１ｇのとぎのみ、、第１図の論理和回
路７の出力がＮ ＯＩＩとなる。これらの論理和回路７
，８のいずれか一方が″０″であれば、否定論理和回路
９の出力はｌ”となる。これにより、計算結果が極端に
大か、または極端に小のとき、割出し信号１０をハイレ
ベルにすることができる。
第３図は１割出し条件発生と割込みマスクとの関係を示
す図である。
す図である。
第３図において、２０は状態表示レジスタであり、２１
は割込みマスクレジスタである。２２は、状態表示レジ
スタ２０中の１′ビツトとしての限界超過表示子である
０割出し結果信号ＩＯがハイレベルのときにはその値が
“ｌ”に、ローレベルであればその値がパ０”にそれぞ
れ設定される。２３は、別途その値が設定される限界超
過割込みマスクである。計算結果が限界を超過したとき
１割込みを起こしたい場合には、その値を１１″に、ま
た割込ませたくないときには、その値を０”に、それぞ
れ設定しであるものとする。２４は論理積回路であり、
２５は割込み信号である。限界超過表示子２２と限界超
過割込みマスク２３の値がともに１＃ １１′であると
きのみ、割込み信号２５はハイレベルとなり、その他の
場合にはローレベルとなる。
は割込みマスクレジスタである。２２は、状態表示レジ
スタ２０中の１′ビツトとしての限界超過表示子である
０割出し結果信号ＩＯがハイレベルのときにはその値が
“ｌ”に、ローレベルであればその値がパ０”にそれぞ
れ設定される。２３は、別途その値が設定される限界超
過割込みマスクである。計算結果が限界を超過したとき
１割込みを起こしたい場合には、その値を１１″に、ま
た割込ませたくないときには、その値を０”に、それぞ
れ設定しであるものとする。２４は論理積回路であり、
２５は割込み信号である。限界超過表示子２２と限界超
過割込みマスク２３の値がともに１＃ １１′であると
きのみ、割込み信号２５はハイレベルとなり、その他の
場合にはローレベルとなる。
割込み信号２５は、電子計算機の制御回路に接続され、
ハイレベルの信号が発生すると割込みを起すことは通常
の割込みの場合と同じである。
ハイレベルの信号が発生すると割込みを起すことは通常
の割込みの場合と同じである。
本実施例においては、割出しの限界を定める１個の整数
値ｎを与えることによって、４個の限界値を設定したこ
とと同じ効果を持たせることができ、かつ簡単な論理装
置で割出しを検出することが可能となる。また、プログ
ラムの進行の途中において、整数値ｎを自由に変更して
１割出し条件を変更できる。
値ｎを与えることによって、４個の限界値を設定したこ
とと同じ効果を持たせることができ、かつ簡単な論理装
置で割出しを検出することが可能となる。また、プログ
ラムの進行の途中において、整数値ｎを自由に変更して
１割出し条件を変更できる。
このように１本実施例では、電子計算機番；よる数値計
算の中間結果において、結果の数値の絶対値が極端に大
きくなったり、あるいは小さくなったとき、有効桁数が
短くなるが、通常はこれを見過ごしてしまうのに対して
、割出しにより簡単に知らせることができる。可変長指
数部を有する浮動小数点表現の性質として、絶対値が極
端に大であっても、また小であっても計算可能であるが
、有効桁数が短くなると、従来の電子計算機においては
、オーバフローあるいはアンダーフローとして計算が続
行不能となる。しかし１本実施例では。
算の中間結果において、結果の数値の絶対値が極端に大
きくなったり、あるいは小さくなったとき、有効桁数が
短くなるが、通常はこれを見過ごしてしまうのに対して
、割出しにより簡単に知らせることができる。可変長指
数部を有する浮動小数点表現の性質として、絶対値が極
端に大であっても、また小であっても計算可能であるが
、有効桁数が短くなると、従来の電子計算機においては
、オーバフローあるいはアンダーフローとして計算が続
行不能となる。しかし１本実施例では。
理論的に評価可能な誤差をともなって正しく計算が続行
できる。そして１本実施例では、対象とする割出し条件
が満たされない通常の場合には、全ぐ計算速度の低下が
生じないので１通常の大きさの＊囲では計算速度の低下
はなく、あらかじめプログラマによって定められた範囲
に達したとき、そのことをプログラマに知らせることに
よって、計算精度に関する判定のための情報を与えるこ
とができる。
できる。そして１本実施例では、対象とする割出し条件
が満たされない通常の場合には、全ぐ計算速度の低下が
生じないので１通常の大きさの＊囲では計算速度の低下
はなく、あらかじめプログラマによって定められた範囲
に達したとき、そのことをプログラマに知らせることに
よって、計算精度に関する判定のための情報を与えるこ
とができる。
以上説明したように１本゛発明によれば、電子計算機に
よる数値計算の中間語、果番；おいて、数値の絶対値が
極端に大、または小、になったとき、プログラマに知ら
せることかで・きるので、常に計算精度に関する判定が
可能となり、きわめて便利であ□る′。
よる数値計算の中間語、果番；おいて、数値の絶対値が
極端に大、または小、になったとき、プログラマに知ら
せることかで・きるので、常に計算精度に関する判定が
可能となり、きわめて便利であ□る′。
第１図は本発明の一実施例を示す割出し条件検出装置の
構成図、第２図は第１図のビットごと比較回路の詳細図
、第３図は割出し条件発生と割込みマスクとの関係図、
第４図は第１図の定数発生装置の詳細図である。 ４：計算結果レジスタ、５：定数レジスタ、６：ビット
ごと比較回路、７，８．９：論理和回路、１２．１３．
２４：論理積回路、３０：実効アドレス保持レジスタ。 第１図 Φ
構成図、第２図は第１図のビットごと比較回路の詳細図
、第３図は割出し条件発生と割込みマスクとの関係図、
第４図は第１図の定数発生装置の詳細図である。 ４：計算結果レジスタ、５：定数レジスタ、６：ビット
ごと比較回路、７，８．９：論理和回路、１２．１３．
２４：論理積回路、３０：実効アドレス保持レジスタ。 第１図 Φ
Claims (1)
- （１）電子計算機の可変長指数部を有する浮動小数点表
現を用いた演算装置において、命令により指数部の左方
をビット“１”、その他をビット“０”とする定数を生
成して設定された定数レジスタ、計算結果を格納する計
算結果レジスタ、該計算結果レジスタと前記定数レジス
タの対応するビットごとに比較して、定数レジスタのビ
ット“０”に対応する計算結果レジスタのビットは無視
し、定数レジスタのビット“１”に対応する計算結果レ
ジスタのビットがすべて“０”であるか、またはすべて
“１”であるときに割出し信号をハイレベルとするビッ
トごと比較回路、および該ハイレベルの割出し信号によ
り計算状態表示子の中の限界超過表示子を“１”にし、
該限界超過表示子と限界超過割込みマスクの指定ビット
とを比較して両者とも“１”のとき割込み動作を生じる
手段を有することを特徴とする演算結果限界割出し装置
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59264271A JPS61141034A (ja) | 1984-12-14 | 1984-12-14 | 演算結果限界割出し装置 |
| US06/808,476 US4760551A (en) | 1984-12-14 | 1985-12-13 | Operation unit for floating point data with variable exponent-part length |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59264271A JPS61141034A (ja) | 1984-12-14 | 1984-12-14 | 演算結果限界割出し装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61141034A true JPS61141034A (ja) | 1986-06-28 |
Family
ID=17400848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59264271A Pending JPS61141034A (ja) | 1984-12-14 | 1984-12-14 | 演算結果限界割出し装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4760551A (ja) |
| JP (1) | JPS61141034A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5099446A (en) * | 1987-04-28 | 1992-03-24 | Fujitsu Ten Limited | Data transfer apparatus and data transfer system |
| US4866652A (en) * | 1987-09-01 | 1989-09-12 | Weitek Corporation | Floating point unit using combined multiply and ALU functions |
| US4901268A (en) * | 1988-08-19 | 1990-02-13 | General Electric Company | Multiple function data processor |
| GB9124539D0 (en) * | 1991-11-19 | 1992-01-08 | Texas Instruments Ltd | A circuit for detecting the position of an extreme 1"bit in a binary number |
| US9507564B2 (en) * | 2014-04-14 | 2016-11-29 | Oracle International Corporation | Processing fixed and variable length numbers |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4617641A (en) * | 1983-10-19 | 1986-10-14 | Hitachi, Ltd. | Operation unit for floating point data having a variable length exponent part |
| JPS6097435A (ja) * | 1983-11-02 | 1985-05-31 | Hitachi Ltd | 演算処理装置 |
| US4603323A (en) * | 1984-05-25 | 1986-07-29 | International Business Machines Corporation | Method for extending the exponent range of an IBM 370-type floating point processor |
-
1984
- 1984-12-14 JP JP59264271A patent/JPS61141034A/ja active Pending
-
1985
- 1985-12-13 US US06/808,476 patent/US4760551A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4760551A (en) | 1988-07-26 |
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