JPS6355628A - 剰余算出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、除数ｍで被除数αを除算した場合の余りを
算出する剰余算出回路に関する。

〔発明の概要〕

この発明は、除数ｍで被除数αを除算した場合の剰余を
算出する剰余算出回路において、除算を実際に実行する
ことなく加算処理のみにより余りを求めることが可能な
回路を構成して計算処理時間の短縮化を図ると共に、回
路規模の小型化を図るものである。

〔従来の技術〕

従来、被除数を除数ｍで割った時の余りを求める計算、
即ち（ｍｏｄ　、　ｍ）の計算を行う場合には除算を実
際に実行してその余りを求めている。この計算は、除算
機能を有するｒｃを用いるか、若しくはレジスタを縦続
接続した除算回路等が用いられている。

ところで、回転ヘッド型のディジタルオーディオテープ
レコーダにおいては、１００（フレーム）／３（ｓｅｃ
）回転で記録がなされるためタイムコードの演算に秒の
値が３の倍数であるかどうかの計算が必要とされ、［１
で然も短時間で余りを求めることができる剰余算出回路
等が要望されている。

〔発明が解決しようとする問題点〕

しかしながら、前述したいずれの回路の場合においても
両者とも実際に除算を実行しているため、その動作は一
定のクロックを必要とし、答え、即ち余りを得るまでに
は数クロック分の時間を要する欠点があるものであった
。

従うて、この発明の目的は筒車な構成で然も短時間で剰
余を算出することができる剰余算出回路を提供すること
にある。

〔問題点を解決するための手段〕

この発明は、被除数となる２進数をｎビット毎に分割し
、分割された２進数の夫々を加算し、加算出力が除数ｍ
より小となる迄加算処理を繰り返し、除数ｍより小とな
った時に得られる値を余りとして算出することを特徴と
する剰余算出回路である。

〔作用〕

除数ｍをｍ＝２ｆｉ−３として、Ｓ＝１のときには被除
数αと除数ｍとの間において、 αシｍβ＋ΣＰ五 が成立する。このため、ΣＰ、の加算処理のみにより、
剰余が簡便に算出される。

〔実施例〕 この発明の一実施例を説明する前に一実施例の理解を容
易とするため、まずこの発明の原理を数学的に説明する
。各記号の意味を ｍ：除数として与えられる自然数 α：被除数として与えられる２進数 Ｐ！　：αを分割して得られる１桁の２進数■：αとｎ
に対応して決まる整数（自然数）と定めると、被除数と
して与えられた２進数αは、α＝　２’　（２”　（・
・・（２’　ｐｒ＋ｐｚ＞＋ｐｓ＞・・・）　＋Ｐｉ）
・・・）十Ｐ。

・　・　・（１） で表される。

例えば１２桁の被除数α＝　０１０１１０１０１１０１
が与えられる場合には（ｎ＝３）、（ｍ＝４）として、
Ｐ＋　＝０１０．Ｐｇ　＝１１０．Ｐ：ｌ　＝１０１．
Ｐ４＝１０１α＝２３（２’　（２３Ｐ＋＋ｈ）　＋Ｐ
３）　＋ｐ４＝　２　＋１＋３＋３１　Ｐ、　＋　２　
＋ｌ弓’　ｈ　＋　２３Ｐ３　＋　Ｐａと表すことがで
きる。

ここで、除数ｍと被除数αとの間には、（ｍ＝２１１−
５＞０．　　βはαとｍに対応して決まる整数） が成立する。

以下に（２）式が成り立つことを証明する。

まず、（１）式から α＝２”　　（（２’　−５）β’　　＋ｒ）ｐ。

−２’　　（ｍβ”＋ｒ）Ｐ＋ と変形できるとすると、 α＝（２’　−５）　（（２’　−５）β゛　＋γ）＋
５（（２″−３）β’　＋７）　＋ｐ。

−（２”　−Ｓ）　　（（２’−５）（Ｓ＋１）β”＋
γ）＋Ｓγ＋Ｐ１ ＝ｍβ＋Ｓγ＋Ｐ、　　　　　　　　・・・（３）と変
形できる。

そこで、ｍ＝２のとき αｔ　＝２”　Ｐｔ　”、Ｐｚ ＝（２”　−３）ＰＩ　＋ＳＰｌ　＋ｐ。

となり、（２）式を満足する。

また、Ｉ＞２のとき、ｍ＝にのときに（２）式を満足す
るとすれば、 α、　＝　２″（２’　（２１１・・・（２’　Ｐ＋＋
ｈ）・・・）＋Ｐ１・・・）　＋Ｐ工と書ける。従って
、ｍ＝に＋１のとき αｗ−＋　−２’　（２′１（・・・（２”　ｐｌ＋ｐ
ｔ）・・・）＋Ｐ、・・・）＋　ｐｌｔ＋１となる。（
３）式の変形を適用すれば、となり、任意の１について
（２）式が成立することが明らカコである。

ここで例えば、（ｍ＝４）とすると、 ｍ＝２１１−３ｈｏで α＝　２’、（２″（２’　ｐｌ＋ｐり＋ｐｓ）＋ｐ４
＝　２”　−（２’　　（（２”　−５）Ｐｌ＋ＳＰＩ
＋　ｈ）＋Ｐ３）＋Ｐ４−２”　　（（２’　　−５）
（（２’　　−Ｓ）Ｐ＋＋ＳＰ＋＋Ｐ、）＋ｓ　　（（
２”、−５）ＰＩ＋ＳＰｌ＋Ｐ２）＋Ｐ３）＋Ｐ４＝　
　２１１　（（２’　　−５）（２”　　−５）（Ｓ＋
Ｉ）Ｐ＋＋ＳＰ＋十Ｐｔン＋Ｓ”７＋ＳＰｚ＋Ｐｓ）＋
Ｐ４ ＝（２”　−５）（（２”　−Ｓ）β”＋５ｔＰＩ＋Ｓ
Ｐ！＋Ｐｆｆ）＋Ｓ（Ｓ”Ｐ＋＋ＳＰｔ＋ｈ）＋Ｐ４ −（２”−Ｓ）　　β＋Ｓ３Ｐ＋＋Ｓ”ｈ＋ＳＬ＋Ｐａ
と表せる。

つまり、αをｍで除算した場合の剰余を求めるれば良く
、第２項をｍで除算した場合の剰余を求めれば良いもの
である。

従って、 ＋・・・）＋ＰＩ”）＋・・・）＋　Ｐ’　＋・と書け
るので、再び（２）式を適用することができる。

更に（４）式の第３項がｍより大きければ、これを変形
し、同様の操作を繰り返すことで最終的にα±ｍβ＋ｍ
β、＋ｍβ２　＋…＋ｍβ、　　＋ｑとして剰余ｑを求
めることができる。

ここで、（Ｓ＝１）のとき（２）式は 余を簡便に求めることができる。

例えば被除数としてα−１０１１０１０１１０１（＝　
１４５３）が与えられ、（ｎ＝３）、（Ｓ−１）、（ｍ
＝７＝２’−１）、（１＝４）　とすると、 ＰＩ　＝ｏｘｏ、ｐｚ　＝１１０．Ｐ３　＝１０１．Ｐ
４　＝１０１となる。更に、α’　＝０１００１０とお
いて、Ｐ＋　’　　＝０１０．Ｐｇ”　＝０１０となる
。実際に１４５３を７で除算すると商が２０７と・なり
余り４となり一致する。即ち（Ｓ＝１）の場合において
は、分割して得られる１桁の２進数に対して加算処理を
除数ｍより小となるままで繰り返し行うことにより剰余
を得ることができる。

以下、この発明の一実施例及び他の実施例を図面を参照
して説明する。第１図はこの発明の一実施例を示すもの
で、（ｍ＝３）、（ｎ＝２）、（Ｉ＝３）とされ、６ビ
ツトでＯ〜６３までの値を示すパラレルデータを３で除
算した場合の剰余を求める回路である。

剰余を求める操作をｍ（）で表すとすると、明らかに ｍ（ΣＰ（）＝ｍ　（Ｐ＋　　＋ｐ、＋Ｐ３　）＝ｍ　
（Ｐ＋　　＋ｐ２）■ｍ（Ｐｓ）（■は（ｍｏｄ、３）
の加算） と表せる。従って、　ｍ’　（Ｐ＋　＋　Ｐｔ　）の項
とｍ（Ｐ、）の項とを別個に計算して（ｎ＋ｏｄ　、　
３）の加算を実行しても剰余を求めることができ、第１
図に示されるように２個の（ＩＩＩｏｄ　、　３）の加
算器８．９により剰余算出回路が構成される。

第１図において１〜６で示されるのが入力端子であり、
入力端子ｌに６ビツトのパラレルデータのＬＳＢ　（最
下位ビット）が供給され、入力端子６にＭＳＢ　（最上
位ビット）が供給される。シフトレジスタフにＡ０〜Ａ
、で示される夫々のデータが取り込まれ、Ａ０〜Ａ、の
データが加算器８の入力端子Ａ　ｏ、　Ａ　Ｉ＋　Ｂ　
ｏ、　Ｂ　ｒに供給され、Ａａ、Ａ、のデータが加算器
９の入力端子Ｂｏ、Ｂ＋に供給される。

加算器８において、ＰＩ　”　（ＡＩｌ　ＡＩ）とＰ、
＝（ＡＺ　ＡＺ　）に関する加算処理がなされて余りが
算出され、出力端子Ｄｏ、Ｄ＋から余りを示す２ビツト
のデータが出力される。この加算器８の出力が加算器９
の入力端子ＡＯ，Ａ、に供給される。

加算器９において、Ｐｓ　＝　（Ａ４．ＡＳ　）と加算
器９の出力に関する（ｍｏｄ、３）の加算処理がなされ
て最終的な結果としての余りが算出され、出力端子Ｄｏ
、Ｄｔから余りを示す２ビツトのデータが出力される。

加算器９の出力がシフトレジスタ１０に供給され、シフ
トレジスタ１０のＰｏで示される下位ビットのデータが
出力端子１１を介して取り出され、Ｐ、で示される上位
ビットのデータが出力端子１２を介して取り出される。

出力端子１１．１２には（００）　、　（０１）　、　
（１０）のいずれかの剰余算出結果が得られる。

第２図は一実施例に用いられる加算器８．９の具体的な
構成を示すもので、加算器８．９は、両者共に同一の構
成とされている。第２図に示すように加算器８．９の夫
々が２個の同一の構成の全加算器２６．２８と２個のＡ
ＮＤ回路３０．３１とＮＡＮＤ回路２９とにより構成さ
れる。

第２図において２１〜２５及び２７で示されるのが入力
端子であり、端子２１〜２５にデータが供給される。ま
た、端子２５．２７がローレベルとされている。全加算
器２６において加算処理がなされ、ＡｏとＢｏとの和出
力Ｓ０が全加算器２８の入力端子Ａ０に供給され、Ａ、
とＢ、との和出力Ｓ、が全加算器２８の入力端子Ａ、に
供給されろ。また、全加算器２６のキャリー出力が全加
算器２８のキャリー入力端子に供給される。

全加算器２６においてキャリーが発生した場合には全加
算器２８においてＡＯ（下位ビット）に１ピツトの加算
処理がなされ、キャリーが発生していない場合には、全
加算器２６の出力が全加算器２８を介してそのまま出力
される。全加算器２８の和出力Ｓ０がＡＮＤ回路３０．
３１及びＮＡＮＤ回路２９の夫々の一方の入力端子に供
給される。また、全加算器２８の和出力Ｓ１がＡＮＤ回
路３０．３１及びＮＡＮＤ回路２９の夫々の他方の入力
端子に供給される。

全加算器２８の出力が（００）　、　（０１）　、　（
１０）のいずれかの場合には、ＮＡＮＤ回路２９の出力
に関係なく、和出力Ｓ０がＡＮＤ回路３０を介して出力
されると共に、和出力Ｓ、がＡＮＤ回路３１を介して出
力される。また、ＮＡＮＤ回路２９の入力端子が共にハ
イレベルとされる時、即ち全加算器２８の出力が（１１
）の時には、ＡＮＤ回路３０．３１の他方の入力端子が
ローレベルとされ、Ａ　Ｎ　Ｄ回路３０．３１の出力が
共にローレベルとされる。

つまり、全加算器２８の出力が（１１）の時には実際に
は剰余がＯであるため強制的に剰余算出結果が（００）
とされる。

ＡＮＤ回路３０の出力端子からは端子３２が導出されて
おり、端子３２から剰余算出結果の下位ビットのデータ
が取り出される。また、ＡＮＤ回路３１の出力端子から
は端子３３が導出されており、端子３３から剰余算出結
果の上位ビットのデータが取り出される。

第３図はこの発明の他の実施例を示すもので、（ｍ＝３
）、（ｎ＝１）、（Ｓ＝−１）とされ、シリアルデータ
を３で除算した場合の剰余を求める回路である。

前述した（２）式に（Ｓ＝−１）を代入すると、α＝ｍ
β＋Σ（−１）”　Ｐ□ となり、（ｍ＝３）、（ｎ−１）、（Ｓ＝−１）のとき
には、Ｐ！が１ビツトとなる。このため、この場合には
、第３図に示されるように所定のシーフェンスを持った
アップ／ダウン制御可能なカウンタ回路４５とＡＮＤ回
路４４により剰余算出回路が構成される。

カウンタ回路４５のアフブ／ダウンの制御端子には、端
子４３から例えば第４図Ａに示すクロ・シフ信号をＡに
分周した第４図Ｂに示す制御信号が供給される。カウン
タ回路４５がこの制御信号により制御され、制御信号が
ローレベルとされるとアップカウント動作し、制御信号
がハイレベルとされるとダウンカウント動作する。

カウンタ回路４５は、２ビツトのカウンタでアンプカウ
ント動作時には、（００）→（０１）　−（１０）　−
（００）というシーフェンスを繰り返し、ダウンカウン
ト動作時には、（００）　−（１０）　−（０１）　−
（００）というシーフェンスを繰り返すように構成され
ている。

ＡＮＤ回路４４の一方の入力端子４１には、例えば第４
図Ｃに示すシリアルデータが供給される。

また、ＡＮＤ回路４４の他方の入力端子には第４図Ａに
示すクロック信号が供給される。このため、シリアルデ
ータ（第４図Ｃに示す）及びクロック信号（第４図Ａに
示す）が共にハイレベルとされた時のみＡＮＤ回路４４
の出力がハイレベルとされる。ＡＮＤ回路４４の出力が
ハイレベルとされると、カウンタ回路４５のクロック入
力端子がハイレベルとされ、そのタイミングの制御信号
のレベルに応じた所定の動作でＡＮＤ回路４４の出力の
立ち上がりがカウントされる。

例えば第４図に示す場合には、シリアルデータが１−１
→Ｏ−１→Ｏ→１−０→１−１→０と変化するのに伴っ
て出力端子Ｑ０にはクロック信号の立ち上がりのタイミ
ングで０→０→０−１→１−ｏ−ｏ−ｏ−ｏ−ｏが発生
すると共に、出力端子Ｑ、にはクロック信号の立ち上が
りのタイミングで１→０→０→０→０−１−１→０→１
−１が発生する。

カウンタ回路４５の出力端子Ｑ０．Ｑ、の夫々からは端
子４６．４７が導出されており、端子４６からは剰余算
出結果の下位ビットのデータが得られ、端子４７からは
剰余算出結果の上位ビットのデータが得られる。第４図
に示す場合には、（１１０１０１０１１０）（＝８５４
）の入力に対して剰余算出結果として（１０）（＝２）
が得られ、実際に除算した場合の商２８４で余り２と一
致する。

尚、この発明の一実施例においては（Ｓ＝１）の場合に
ついて説明し、他の実施例においては（Ｓ−−１）の場
合について説明したが（Ｓ≠±１）の場合においてもこ
の発明を適用することができる。

〔発明の効果〕

この発明では、除数ｍをｍ＝”ｌ”　−３として例えば
Ｓ＝１のときには、被除数αと除数ｍとの間において α；ｍβ＋ΣＰ。

が成立することを利用し、加算処理のみにより剰余が簡
便に算出される。従って、この発明に依れば従来の剰余
算出回路のように実際に除算を実行することなく剰余を
得ることができるため、ハードウェアの規模が小型化さ
れると共に、短時間の間に演算結果を得ることができる
。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例における加算器の構成を示すブロック
図、第３図はこの発明の他の実施例のブロック図、第４
図はこの発明の他の実施例の説明に用いるタイムチャー
トである。 図面における主要な符号の説明 ８．９＝加算器、　２６．２８：全加算器、２９　：　
ＮＡＮＤ回路、　３０．３１：ＡＮＤ回路。 代理人　　　弁理士　杉　浦　正　知 第１図 第２図

Claims (1)

【特許請求の範囲】
1. 被除数となる２進数をｎビット毎に分割し、上記分割さ
   れた２進数の夫々を加算し、上記加算出力が除数ｍより
   小となる迄加算処理を繰り返し、上記除数ｍより小とな
   った時に得られる値を余りとして算出することを特徴と
   する剰余算出回路。