JPH06110661A - 除算装置 - Google Patents

Abstract

(57)【要約】 【目的】 表参照方式による記憶デバイスで実現した２
進整数の除算装置において，その記憶デバイスの必要な
記憶素子数を減らす除算装置を提供する。 【構成】 被除数Ａを，分割部１でブロック分割を行
い，その分割された各信号と除数Ｂとで，おもに記憶デ
バイスからなる除算処理部２において，上位のブロック
から順次，除算処理を行う。それらの処理結果より，商
生成部３において商Ｑと生成し，また剰余Ｒを生成す
る。 【効果】 記憶デバイスの入出力信号数が減るので，素
子数が減る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，ディジタル回路におけ
る，被除数の桁幅が除数よりも大きい２進整数の除算装
置に関するものである。

【０００２】

【従来の技術】ディジタル回路において，図２（ａ）の
ような論理回路を，図２（ｂ）に示すようなＲＯＭやＲ
ＡＭ等の記憶デバイスに，入力信号をアドレス信号と
し，出力信号をデータ信号として置き換え，（表１）に
示すような入出力関係の表参照方式を用いて実現するの
は，その回路を簡易化する方法として，よく用いられる
技術である。

【０００３】

【表１】

【０００４】除算は四則演算の一つとして，数値演算回
路には重要な要素であるが，これを回路で実現するに
は，他の四則演算と比べて複雑である。従って，除算回
路についても記憶デバイスを用いた表参照方式で実現す
る事が望まれる。

【０００５】図３は除算を記憶デバイスを用いた表参照
方式で実現した従来のものである。図３において，Ａは
被除数，Ｂは除数，Ｑ，ＲはそれぞれＡ／Ｂの商及び剰
余である。また４は被除数Ａ及び除数Ｂをアドレス信号
として入力し，商Ｑ及び剰余Ｒをデータ信号として出力
する記憶デバイスである。

【０００６】２進整数値で表現された，被除数Ａ及び，
除数Ｂ（≠０）の桁幅をそれぞれ，Ｍ，Ｎ[bit]とす
る。得られる商Ｑ及び剰余Ｒのとり得る最大の桁幅はそ
れぞれ，Ｍ，Ｎ[bit]である。

【０００７】この時，アドレス信号の数は（Ｍ＋Ｎ）[b
it]となるので，必要な記憶デバイス４のアドレス空
間，すなわち表の項目数は（数２）となる。

【０００８】

【数２】

【０００９】そして，出力として商Ｑと剰余Ｒの（Ｍ＋
Ｎ）[bit]のデータ信号があるので，記憶デバイス４の
素子数は（数２）に（Ｍ＋Ｎ）を掛けたものとなる。

【００１０】すなわち，（数３）となる。

【００１１】

【数３】

【００１２】

【発明が解決しようとする課題】だが，除算を前記従来
方法で行うと，記憶デバイスの総素子数が大きすぎると
いう問題がある。

【００１３】例えば，１６[bit]÷８[bit]の除算の場
合，Ｍ＝１６，Ｎ＝８なので（数３）より，記憶デバイ
スの素子数は，３８４[M bit]（１[M bit]は２²⁰[bit]
である）となる。現在入手可能な記憶デバイスは，ＤＲ
ＡＭで１６[M bit]，マスクＲＯＭで３２[M bit]程度で
ある事を考えると，この素子数は非現実的である。

【００１４】そこで，本発明の目的は，記憶デバイスの
必要な素子数を大きく減らす除算装置を提供する事であ
る。

【００１５】

【課題を解決するための手段】本発明は上記目的を達す
るため、被除数Ａの桁幅Ｍが，除数Ｂの桁幅Ｎよりも大
きい２進整数の除算において， Ａ＝Ａ_K・２^N・K＋・・・＋Ａ_i・２^N・i＋・・・＋Ａ₁・２^N＋Ａ₀（Ｋ≧１） となるように，前記被除数Ａを下位の桁から，前記除数
Ｂと同じ前記桁幅Ｎで， Ａ₀，Ａ₁，．．．，Ａ_i，．．．，Ａ_K となる（Ｋ＋１）個のブロックに分割する分割手段と，
前記分割手段の出力する各ブロックに対して，まず最上
位のＡ_Kのブロックに関しては，Ａ_K・２^N・KをＢ・２
^N(K-1)で除算し商Ｓ_K及び剰余Ｔ_K・２^N(K-1)を求める除
算処理を施し，続いて，１≦ｉ≦Ｋ−１なるＡ_iのブロ
ックに関しては，上位のブロックから順次，Ａ_i・２^N・i
＋Ｔ_i+1・２^N・iをＢ・２^N(i-1)で除算して商Ｓ_i及び剰
余Ｔ_i・２^{N(i- 1)}を求める除算処理を施し，最後に，最
下位のＡ₀のブロックに関しては，Ａ₀＋Ｔ₁をＢで除算
して商Ｓ₀及び剰余Ｔ₀を求める除算処理を施す除算処理
手段と，前記除算処理手段の出力である前記Ｓ₀，
Ｓ₁，．．．，Ｓ_K及び前記Ｔ₀より，商Ｑ及び剰余Ｒを
所定の数式より求める商生成手段とを備えた構成となっ
ている。

【００１６】

【作用】本発明は上記した構成により、被除数を分割手
段でブロック分割し、そのそれぞれのブロックで除算処
理を行うことにより，記憶デバイスの入出力信号数は減
らせる。従って，記憶デバイスの素子数は減らせる。

【００１７】

【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。図１は，本発明の一実施例の概略構
成を示している。

【００１８】図１において、Ａは被除数，Ｂは除数，Ｑ
は商，Ｒは剰余である。また，１は被除数Ｂのブロック
分割を行う分割手段であり，２は前記分割された各信号
と除数Ｂとで上位のブロックから順次除算処理を行う複
数の除算処理手段であり，また３は除算処理手段２の結
果より商Ｑを生成する商生成手段である。

【００１９】本発明は，被除数Ａが除数Ｂ（≠０）より
も桁幅が大きい２進数の除算に関するものである。よっ
て，Ａ，Ｂの桁幅をそれぞれＭ，Ｎ[bit]とするとき，
Ｍ＞Ｎである。また，商Ｑ，剰余Ｒの桁幅は，図４に示
すようにそれぞれ，最大Ｍ，Ｎ[bit]必要である。この
時（数４）が成り立つ。

【００２０】

【数４】

【００２１】以下、（１）被除数のブロック分割、
（２）除算処理、（３）商の生成及び剰余に分けて説明
する。 （１）被除数のブロック分割 被除数Ａを下位の桁から，除数Ｂの桁幅Ｎ[bit]でブロ
ック分割する。ここで，被除数Ａの桁幅Ｍ[bit]を（数
５）とする。

【００２２】

【数５】

【００２３】この場合，Ｋ＋１個のブロックに被除数Ａ
は分割される。図４のように各ブロックの下位の方か
ら， Ａ₀，Ａ₁，Ａ₂，．．．，Ａ_i，．．．，Ａ_K とすると，被除数Ａと，Ａの各ブロックＡ_iの間には
（数６）が成り立つ。

【００２４】

【数６】

【００２５】なお，被除数Ａの各ブロックＡ_i（ｉ＝
０，１，２，．．．，Ｋ）の桁幅は， ｉ＝Ｋのとき ｎ ｉ≠Ｋのとき Ｎ [bit] である。 （２）除算処理 最上部のブロックＡ_Kから，下位のブロックの方へ，順
次，除算処理を行っていく。それらのプロセスを，上位
から順に， Ｐ_K，Ｐ_K-1，．．．，Ｐ_i，．．．，Ｐ₁，Ｐ₀ とする。これらのプロセスは次の三つに分けることがで
きる。

【００２６】（２−１） 最上位のプロセスＰ_K （２−２） 中間のプロセスＰ_i（ｉ＝１，
２，．．．，Ｋ−１） （２−３） 最下位のプロセスＰ₀ 図６(a),(b),(c)はそれぞれ，（２−１），（２−
２），（２−３）について説明した図である。 （２−１）最上位のプロセスＰ_K 図６(a)において，Ａ_Kは被除数Ａの最上位のブロック，
Ｂは除数，Ｃ_KはＡ_Kと等しい信号，Ｓ_K及びＴ_Kはともに
このプロセスＰ_Kの結果である信号である。また５は，
Ｃ_K（＝Ａ_K）とＢをアドレス信号として入力し，Ｓ_K及
びＴ_Kをデータ信号として出力する記憶デバイスであ
る。

【００２７】このプロセスにおいて，記憶デバイス５で
は（数７）で表される除算処理を表参照方式で行ってい
る。また，Ｃ_KとＡ_Kとの関係は（数８）のようにも表さ
れる。

【００２８】

【数７】

【００２９】

【数８】

【００３０】これらの式は，Ｃ_K・２^N・KをＢ・２^N(K-1)
で除算した結果が，商Ｓ_K，剰余Ｔ_K・２^N(K-1)であるこ
とを示している。また，Ｃ_K，Ｂ，Ｓ_K，Ｔ_Kの桁幅はそ
れぞれ，ｎ，Ｎ，ｎ＋Ｎ，ｎ[bit]である。

【００３１】したがって，記憶デバイス５のアドレス信
号の数はｎ＋Ｎ，データ信号の数は２ｎ＋Ｎなので，素
子数は（数９）のようになる。

【００３２】

【数９】

【００３３】（２−２）中間のプロセスＰ_i（ｉ＝１，
２，．．，Ｋ−１） 図６(b)において，Ｔ_i+1は上位のプロセスＰ_i+1の結果
の信号，Ａ_iは１≦ｉ≦Ｋ−１である被除数Ａの任意の
ブロック，６はＴ_i+1とＡ_iを入力とする加算器で，Ｃ_i
は加算器６の出力信号である。また，Ｂは除数，Ｓ_i及
びＴ_iはともにこのプロセスＰ₀の結果である信号であ
る。７は，Ｃ_iとＢをアドレス信号として入力し，Ｓ_i及
びＴｉをデータ信号として出力する記憶デバイスであ
る。

【００３４】記憶デバイス７では，（数１０）で示され
る除算処理を，表参照方式で行っている。また，前記加
算器６の加算は（数１１）の加算を意味している。

【００３５】

【数１０】

【００３６】

【数１１】

【００３７】これらの式は，Ｃ_i・２^N・i（＝Ａ_i・２^N・K
＋Ｔ_i+1・２^N・i）をＢ・２^N(i-1)で除算した結果が，商
Ｓ_i，剰余Ｔ_i・２^N(i-1)であることを示している。

【００３８】また，Ｃ_i，Ｂ，Ｓ_i，Ｔ_iの桁幅はそれぞ
れ，Ｎ＋１，Ｎ，２Ｎ，Ｎである。したがって，記憶デ
バイス７のアドレス信号の数は２Ｎ＋１，データ信号の
数は３Ｎなので，素子数は（数１２）のようになる。

【００３９】

【数１２】

【００４０】（２−３）最下位のプロセスＰ₀ 図６(c)において，Ｔ₁は上位のプロセスＰ₁の結果の信
号，Ａ₀は被除数Ａの最下位のブロック，８はＴ₁とＡ₀
を入力とする加算器で、Ｃ₀は加算器８の出力信号であ
る。また，Ｂは除数，Ｓ₀及びＴ₀はともにこのプロセス
Ｐ₀の結果である信号である。９は，Ｃ₀とＢをアドレス
信号として入力し，Ｓ₀及びＴ₀をデータ信号として出力
する記憶デバイスである。

【００４１】記憶デバイス９では，（数１３）で示され
る除算処理を，表参照方式で行っている。また，前記加
算器８の加算は（数１４）の加算を意味している。

【００４２】

【数１３】

【００４３】

【数１４】

【００４４】これらの式は，Ｃ₀（＝Ａ₀＋Ｔ₁）をＢで
除算した結果が，商Ｓ₀，剰余Ｔ₀であることを示してい
る。また，Ｃ₀，Ｂ，Ｓ₀，Ｔ₀の桁幅はそれぞれ，Ｎ＋
１，Ｎ，Ｎ，Ｎである。

【００４５】したがって，記憶デバイス９のアドレス信
号の数は２Ｎ＋１，データ信号の数は２Ｎなので，素子
数は（数１５）のようになる。

【００４６】

【数１５】

【００４７】（３）商の生成及び剰余 ここでは，（２）の結果Ｓ_i及びＴ_i（ｉ＝０，
１，．．．，Ｋ）及びＴ₀より，Ａ／Ｂの商Ｑ及び剰余
Ｒを求める。

【００４８】（数７），（数１０），（数１３）の辺々
を加算して，整理すると（数１６）となる。

【００４９】

【数１６】

【００５０】ここで，（数８），（数１１），（数１
３）より，（数１６）の左辺は（数１７）となる。

【００５１】

【数１７】

【００５２】（数６），（数１６），（数１７）を整理
して，（数１８）となる。

【００５３】

【数１８】

【００５４】この（数１８）を（数４）と比較して，
（数１９）（数２０）が得られる。

【００５５】

【数１９】

【００５６】

【数２０】

【００５７】しかし，図７で示すように，（数１９）の
第１項において，Ｓ_iの下位Ｎ[bit]をＬ_iとし，それよ
り上位をＨ_iとする。すなわち，Ｓ_iを（数２１）とす
る。

【００５８】

【数２１】

【００５９】よって，（数１９）は（数２２）となる。

【００６０】

【数２２】

【００６１】図８は（数２２）を表した図である。図８
において，１０は（数２２）のＬ₁とＳ₀を入力とする加
算器である。１１は加算器１０からのキャリー出力信号
である。１２は（数２２）のＬ_i+1とＨ_iを入力とする加
算器である。１３，１４はそれぞれ，加算器１２の出力
または入力キャリー信号である。１５は（数２２）にお
けるＨ_Kを入力とするインクリメンタである。１６はイ
ンクリメンタ１５のキャリー入力信号である。

【００６２】加算器１０での加算結果，１≦ｉ≦Ｋ−１
のそれぞれでの加算器１２での加算結果及び，インクリ
メンタ１５での結果が，商Ｑとなる。

【００６３】図９は，（数１９）を表した図である。図
９において，Ｒは剰余，Ｔ₀は最下位のプロセスＰ₀での
除算処理で得られた剰余である。

【００６４】（数９），（数１２），（数１５）より，
本発明における，記憶デバイスの総素子数は，次式とな
る。

【００６５】

【数２３】

【００６６】１６[bit]÷８[bit]の場合，Ｎ＝８，Ｋ＝
１，ｎ＝８より，必要な総素子数は３．５[M bit]であ
る。図２で表される前記の従来の方法では，３８４[M b
it]なので，この場合約１０９分の１となり，明らか
に，素子数を大きく減らす事ができる。

【００６７】

【発明の効果】以上のように本発明は、被除数をブロッ
ク分割しそのそれぞれのブロックで除算処理を行うこと
により，記憶デバイスの入出力信号数が減らせるために
記憶デバイスの素子数を減らすことができる。

【図面の簡単な説明】

【図１】本発明の一実施例の除算装置の構成図

【図２】（ａ）は表参照方式を説明するための論理回路
の回路図 （ｂ）は同記憶デバイスのブロック図

【図３】除算回路を記憶デバイスを用いた表参照方式で
実現した従来方法を説明した図

【図４】被除数Ａ，除数Ｂ，商Ｑ，剰余Ｒの桁幅を示し
た図

【図５】被除数Ａの分割について示した図

【図６】（ａ）は最上位のプロセスを行なうための除算
処理部のブロック図 （ｂ）は中間のプロセスを行なうための除算処理部のブ
ロック図 （ｃ）は最下位のプロセスを行なうための除算処理部の
ブロック図

【図７】各除算処理部で得られた商の分割に関する図

【図８】商Ｑに関する図

【図９】剰余Ｒに関する図

【符号の説明】

Ａ 被除数 Ｂ 除数 Ｑ 商 Ｒ 剰余 １ 分割部 ２ 除算処理部 ３ 商生成部

Claims (2)

【特許請求の範囲】
1. 【請求項１】被除数Ａの桁幅Ｍが，除数Ｂの桁幅Ｎより
   も大きい２進整数の除算において， Ａ＝Ａ_K・２^N・K＋・・・＋Ａ_i・２^N・i＋・・・＋Ａ₁・２^N＋Ａ₀（Ｋ≧１） となるように，前記被除数Ａを下位の桁から，前記除数
   Ｂと同じ前記桁幅Ｎで， Ａ₀，Ａ₁，．．．，Ａ_i，．．．，Ａ_K となる（Ｋ＋１）個のブロックに分割する分割手段と，
   前記分割手段の出力する各ブロックに対して，まず最上
   位のＡ_Kのブロックに関しては，Ａ_K・２^N・KをＢ・２
   ^N(K-1)で除算し商Ｓ_K及び剰余Ｔ_K・２^N(K-1)を求める除
   算処理を施し，続いて，１≦ｉ≦Ｋ−１なるＡ_iのブロ
   ックに関しては，上位のブロックから順次，Ａ_i・２^N・i
   ＋Ｔ_i+1・２^N・iをＢ・２^N(i-1)で除算して商Ｓ_i及び剰
   余Ｔ_i・２^{N(i- 1)}を求める除算処理を施し，最後に，最
   下位のＡ₀のブロックに関しては，Ａ₀＋Ｔ₁をＢで除算
   して商Ｓ₀及び剰余Ｔ₀を求める除算処理を施す除算処理
   手段と，前記商Ｑ及び前記剰余Ｒを，前記除算処理手段
   の出力である前記Ｓ₀，Ｓ₁，．．．，Ｓ_K及び前記Ｔ₀よ
   り，（数１）として求める商生成手段とを備えたことを
   特徴とする除算装置。 【数１】
2. 【請求項２】除算処理手段は、記憶デバイスで実現され
   た表参照方式で除算処理を行なう請求項１記載の除算装
   置。