JPS5985540A - ±５進除算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ±５進数を第１表に示す。

第１表 ±５進数は１桁が５〜０〜５の重みを持つた，１０のべ
きより成る数である。第１表の＊に示すように５は１５
と表してもよく、この列は二通りの表示法を持つ。即ち
５も認た方が符号反転が簡単であり、又並列加算におい
て順送り桁上が生ぜず、加算速度が速くなるからである
、（昭和５７年特許願第０７５６５０号，±５進けた上
早送り無し並列加算回路） この事から±５進の加算速度は２進に劣らないものであ
る。

所で２進３２ｂｉｔで表される数は符号も含めて２，１
４７、４８３、６４８であるが、除算の商がこの数の場
合、２進ではざつと３２回の加減を要するのに対し、±
５進ならざつと１０回の加減でよいわけである。従つて
一回一回の加算速度が同じとすれば、除算速度は±５進
の方がずつと速いことになる。

■し２進は剰余左端が１であるか０であるかに従つて加
減を選べはよいのに対し、±５進は毎回商として５〜０
の何れを立てるかの選択回路を設けなければならない。

この回路にゲート段数で４〜６段とられてしまつては、
一回一回の加減時間が２進に較べおそくなり、除算速度
を２進より余り速くすることは出来ない。

そこでこの選択回路のゲート段数を最小にして一回一回
の加減時間を２進に劣らないものにしようと言うのが本
発明の目的である。

なお 第２表 ±５進１桁は符号Ｓを含めて第２表のように４ｂｉｔで
表すものとする。

このようにした場合，加算マトリツクスは第１図のよう
になる。図の各交点の小円はＲ，Ｄ２入力のＡＮＤゲー
トである。（ｎはＮＯＴ）さて商Ｑ＝５〜０の選択を楽
にする方法として，第２図に示す如く加算機ＡＤを７組
用意し、とにかく、Ｒ１＝Ｒ０−Ｄ，Ｒ２＝Ｒ０−２Ｄ
，Ｒ３＝Ｒ０−３Ｄ，Ｒ４＝Ｒ０−４Ｄ，Ｒ５＝Ｒ０−
５Ｄ，Ｒ６＝Ｒ０−６Ｄ，Ｒ７＝Ｒ０−７Ｄ，を作つて
しまい，この中から図の選択回路Ｈによつて、一番小さ
いＲｎを（又は二番目に小さいＲｎ＋１）選んでＲ０に
入れようと言うのである、図で例えばＤは１０桁とすれ
ば１桁が４ｂｉｔ，１０桁では４０ｂｉｔの出力がある
が、これを１本の線で代表している。

このように択山の加算機を使うのは考え物のように思わ
れるが、乗算の高速化にはどつち道多数の加算機を使用
するのだから差し支えないであろう。

さて回路の概念をつかむため、除算の実例から説明する
。

第３図は　００５５５÷０１２５＝１３４　を示してい
る。

各レジスタの最高桁を４Ｕ、以下３、２、１Ｕと名付け
ておく。数列は一般的に３Ｕを頭に入れておく。４Ｕは
特別の場合にのみ使用する。

■し被除数Ｒ０は除算開始に当つて２Ｕを頭にしておく
。これを　Ｒ０＝００５５５　のように書く。

除数は　Ｄ＝０１２５　と記入されている。

先づ第１回目の減算は Ｒ１＝Ｒ０−Ｄ のみ行う。

Ｒ０とＲ１を比較すると　Ｒ１＜Ｒ０（絶対値で）そこ
でＲ１＝００２０５をＲ０１＝１桁左シフトして入れ、
Ｒ０＝０２０５を新しいＲ０として次の加減を行う。

第１回目の減算と同時に７Ｄで言えば 上のような加算を各加算機で行い、 ２Ｄ、３Ｄ、４Ｄ、５Ｄ、６Ｄ、７Ｄ をそれぞれのレジスタに入れておく。

右成分，左成分を求める回路はゲート２段の簡単なもの
であり、これらは×２〜×７用を用意しておく。

さて図３において、次はＲ０が負であるから、Ｒ０にＤ
〜７Ｄが加えられる。Ｒ０が正であるか負であるかは、
Ｒ０が記入される時に別にＳＲ信号としてメモリＳＲに
記入しておく。

例えば　Ｒ０＝０１、００２　ならばＳＲ＝１のように
すればよい。

Ｒ０＝０００１、０００２　等０が三つ以上の時は常に
ＳＲ＝１　としてよい。このような時はＲ０のシフトの
み行われ、実質の加減は行われないから、ＳＲは１でも
０でもどちらでもよいのである。

Ｄ，Ｒ０が同一符号の時は減算、異符号の時は加算とす
るが、これは第７図のように各桁のＳビツトのみアンド
ゲートｍを４ケづつ設け、Ｄ、Ｒ０同符号の時は、Ｓの
ＮＯＴ信号を、異符号の時は、Ｓ信号を出力Ｓえ送るよ
うにすればよい。

さて図３に戻つて　Ｒ０＝０２０５　にＤ，２Ｄ等を加
えると　Ｒ３＝００３０　が最も小さい事がわかる。（
この判別は隣との比較でわかるのだが，詳細は後述） そこて００３０を１桁シフトしてＲ０に入れ、再び減算
を行う。

こんどは　Ｒ４＝００００　が最小である。

このようにして、減算でＲ１を採用した時には、商Ｑ＝
１、加算でＲ３を採用した時にはＱ＝３，減算でＲ４を
採用した時はＱ＝４，として行けばよい。

図４は　００５５５÷０５１５＝０１１２２…を示して
いる。

まずＲ１とＲ０の比較では　Ｒ０＜Ｒ１それ故に　Ｒ０
＝００５５５　を１桁シフトしてＲ０に入れる。この時
Ｑは０である。

次は　Ｒ１＝００４０　が最小，これをシフトしてＲ０
に入れる、Ｑは１である。

次も　Ｒ１＝０１１５　が最小、これをシフトしてＲ０
に入れる。Ｑは又１である。

除数Ｄの最大値は　Ｄ＝０５５５…である。

図８下からわかる通り、採用すべき剰余Ｒｎ又はＲｎ＋
１はＤより小さい。必ず０が一つ以上ついた形となる。

（詳細後述） そこで一般的には３Ｕの符号が＋→−，又は−→＋に変
つた両側をとらえ、どちらかの剰余を採用する。

唯今の例では　Ｒ０＝０４００　がＲ１＝０１１５と３
Ｕの符号が反転しており、且つ０４：０１では０１を採
用するのである。

０が二つの場合は符号に関係なく００の方を採用する。

０００，００１，００２等は何れも採用する。と言うの
はＤの最小値は　Ｄ＝０１５５…＝００４４４…であり
、Ｒｎ＝０００の時、Ｒｎ−１，Ｒｎ＋１は必ずＲｎよ
り大きい（比較は常に絶対値）等の理由による。（詳細
後述） さて前例に戻つて　Ｒ１＝０１１５　をシフトしてＲ０
に入れ，加算を行う。

こんどは　Ｒ２＝０１２０　を採用、これをシフトして
Ｒ０に入れる。Ｑは２である。

以下同様。

第５図，第６図は第２図Ｈで示した選択回路である。

第６図でＰＭと示したゲートは、左側はＲ０の符号ＳＲ
とＲ４のＡＤ（加算機）出力，３桁の符号Ｓ３のＮＯＴ
のＡＮＤゲート，右側はＳＲＳ３のＡＮＤゲートである
。

ＰＭの出力は両側のＯＲゲートＧに入つている。

従つてこのＰＭＯＮの時にＲ３，Ｒ４出力ＡＮＤゲート
は導通する。

Ｒ３は１桁のＡＤ出力がＳ３２１の４本あり、１０桁で
は４０本あるが、これを１本で代表している。

例えば上のような場合，Ｒ３とＲ４の出力がＯＮになる
。Ｒ１の所でもＰＭはＯＮになるが、Ｒ出力ＡＮＤゲー
トにはＯ４も入れてあるので　この時にＲ０，Ｒ１はＯ
Ｎにならない。

■し Ｒ４　Ｒ５　Ｒ６　Ｒ７ ０１　０３　０５　１３ 上のようになるから、Ｒ４、Ｒ５の間、Ｒ５、Ｒ６の間
でもＰＭがｏｎになり、Ｒ５、Ｒ６出力ＡＮＤゲートも
ＯＮになつてしまう。

この不都合を防ぐのがＺゲートである。

Ｚゲートは両側のＯ４がＯＮの時にＯＮとなり、Ｚ信号
が右側のＲ出力をカツトする。即ちＲ１　Ｒ２　Ｒ３　
Ｒ４　Ｒ５　Ｒ６　Ｒ７１５　０３　０１　０１　０３
　０５　１３ＯＮ　ＯＮ　ＯＮ　ＯＮ はＺゲートにより　ｏｆｆ　ｏｆｆ　ｏｆｆとなり、Ｒ
３のみが選ばれる。

第５図に示してあるように、０２ＡＮＤゲートはＲ３，
３Ｕの３ビツトとＲ４，４ＵＯ，３Ｕ２（３、１ビツト
のＮＯＴ）のＡＮＤゲートとなつている。

第２表も見ながら、０２ゲートはＲ３３Ｕが５或いは４
、或いは３で、Ｒ４が０２の時にＯＮとなる。

同様、０１ゲートはＲ３３Ｕが０でなく、Ｒ４が０１の
時にＯＮとなる。

００ゲートもＲ３３Ｕが０でなく、Ｒ４が００の時にＯ
Ｎとなる。

一般的に先に述べた通り、Ｒ出力はＰＭＯＮのゲートが
全てＯＮになり、Ｚゲートにより一番若いＲが選ばれる
。

併し、例えば Ｒ３　Ｒ４ ０４　ＯＴ のような時にＲ３を選んでは困る。（その理由は後述） そこで Ｒ３＝００，０１，０２　でない時は Ｒ４＝０２ゲートＯＮで、Ｚ　ｏｆｆ、故にＲ４　ＯＮ
，Ｒ４０２出力はＮを通して、Ｒ３　ｏｆｆと言うよう
になつている。

つまり Ｒ３　Ｒ４ ０５　０２　ＯＮ ０４　０２　ＯＮ ０３　０２　ＯＮ　（符号は省略） 上のようになる。

Ｒ３　Ｒ４ １２　０２ のような時は、もともとＺ　ｏｆｆ故，Ｒ４　ＯＮとな
る。

（勿論ＰＭＯＮの場合） このように０２ゲートにはＲ３４Ｕの０は接続されてい
ないが Ｒ３　Ｒ４ １２　０２ で０２　ｏｆｆとなつても、Ｒ４はＯＮとなる。

同様に Ｒ３　Ｒ４ ０５　０１　ＯＮ ０４　０１　ＯＮ ０３　０１　ＯＮ ０２　０１　ＯＮ ０１　０１　ＯＮ Ｒ３　Ｒ４ ０５　００　ＯＮ ０４　００　ＯＮ ０３　００　ＯＮ ０２　００　ＯＮ ０１　００　ＯＮ となる。

もう一つＷゲートで Ｒ４＝０００、００１、００２ の時はＺをカツト，それ故にＲ４出力はＯＮとなる。

こうすればよい理由を以下に述べる。

除算例で述べた様に、最初被除数は頭を２Ｕにおく。除
数の頭は常に３Ｕにある。

こうした状態で先づ Ｒ０−Ｄ＝Ｒ１ を実行する。

Ｒ０の最大値は　Ｒ０＝００５５５…である。

Ｄ＝０１２００　として　Ｒ０−Ｄ＝Ｒ１　を行うと（
第３表），Ｒ１＝００３５５…を得る。

前述の様に　Ｒ１＝０００，００１，００２　の第３表 時はＲ１は必ず導通するが（先にＲ３，Ｒ４で述べたこ
とは一般的にＲｎ，Ｒｎ＋１の間で成立する。今回もＷ
ゲートによりＲ１出力が導通するが） Ｒ０＝００５５５，Ｒ１＝００３５５ の時はＷ　ｏｆｆ，Ｚ　ＯＮで若い方のＲ０＝００５５
５が導通する。

従つてこの場合は　Ｒ０＝００５５５　が一桁シフトし
てＲ０え，Ｒ０＝０５５５　と入れられる。

（この時Ｑ＝０） Ｄが０１２００より小さいと、第３表 ００５５５−０１２１０＝００２４５ に示す様にＲ１は００２の形になり、Ｗ力働いてＺｏｆ
ｆ、Ｒ１ＯＮとなり、Ｒ１が一桁シフトしてＲ０に入れ
られる。

Ｒ０→Ｒ０の場合はＲ０の最大値０５５５　に対し、Ｄ
は０５５５〜００８の間にある。

従つて表示の如くＲ／Ｄは１．００〜６．９４の間にあ
り、決して７倍を越えない。

Ｒ１→Ｒ０の場合は、Ｒ０の最大値はＲ０＝０２４５（
正数で示す）である。これに対しＤは ００８〜０１５５５（Ｄ最小値） ＝００８〜００４４４…の間にある。

従つてＲ／Ｄは２．９３〜５．２９の間にあり、やはり
７を越えない。

同様に　Ｒ０＝００４５５　までの時 Ｒ０＝００３５５　までの時 Ｒ０＝００２５５　までの時 Ｒ０＝００１５５　までの時，シフトし全てＲ０の頭が
３Ｕにある時，Ｒ／Ｄは７を越えない。

第８図はこの模様を示している。Ｒ０からＤを７回引け
ば必ずＲ０をオーバーする。

そこで７回以下の任意の回数でＲ０をオーバーしたとし
（第８図下図）、若い方の剰余をＲｎ，他方をＲｎ＋１
とする。

常に│Ｒｎ│＋│Ｒｎ＋１│＝│Ｄ│であるが例えば　
Ｒｎ＝０３，Ｒｎ＋１＝０１　とすれば勿論Ｒｎ＋１＝
Ｏ１　と小さい方が採用される。

この場合、│Ｄ│に対する比率は ０．１／０．４＝０２５ である。

採用される場合で│Ｄ│に対する比率の最も大きい時、
即ち │Ｒｎ│／│Ｒｎ＋１│ 最大の場合を考える 第４表 │Ｒｎ│と│Ｒｎ│の比の最も大きい場合として第４表
の１を考えると、Ｄｍａｘ＝０５５５…であるから、１
はありえない、（０５−０３＝０８＞０５５５）２は０
２ＯＮに決つており、このＤに対する比率は０２／０７
＝０．２８５ で最大とは言えない。

３もありえない。

４は０２ＯＮと決つており、このＤに対する比率は ０２／０６＝０．３３３ とやはり最大とは言えない。

結局、採用となつて │Ｒｎ│／│Ｒｎ＋１│最大は７の場合で、この時│Ｒ
ｎ│／│Ｒｎ＋１│最大＝０１５５５…／０１５５５＝
３．５となる。

そこでＲ０の頭が３Ｕにあつて減算をし、Ｒｎを１桁シ
フトし頭を４Ｕに持つて行つた時に、そのＲ０のＤに較
べての最大値は となる。

従つてＲ０の頭が４Ｕにある時も、商の最大値は３５／
４．５＝７．７７７… となり、各桁７以上の商は要らないことが証明された。

次に第６図においてＰＭゲートで３Ｕの符号が変つた時
に両側のＲｎ，Ｒｎ＋１出力ゲートがＯＮとなり、例え
ば　Ｒｎ＝０３，Ｒｎ＋１＝０３　の時はＺゲートでＲ
ｎを選ぶ。併し　Ｒｎ＝０３，Ｒｎ＋１＝０１の時は０
１ゲートがＺをｏｆｆ、Ｒｎ＋１が選げれる。これらの
決定の理由を述べる。

即ち第８図下図において、ＲｎかＲｎ＋１かどつちを選
ぶべきかの問題である。

商は７まで立てることが出来る。従つて絶対値で Ｒｎ＝０．７７７…Ｄ〜０．２２２…ＤＲｎ＋１＝０．
２２２…Ｄ〜０．７７７…Ｄの間にあれば（判り易くす
るためｎ＝４とする）Ｑ＝４．７７７…〜４．２２２… ＝５２２２…〜５７７７… ，Ｑは上の様にどちらの形にも表し得る。つまりＲ４、
Ｒ５のどちらを採用しても支障ない。

故に一般的に １／３．５≦Ｒｎ／Ｒｎ＋１≦０．７７７…／０．２２
２…＝３．５ならば、剰余　Ｒｎ，Ｑ＝ｎ，剰余　Ｒｎ
＋１，Ｑ＝ｎ＋１のどちらを採用してもよいことがわか
る。

第５表 第５表で見ると、一方が０５の最大、一方が０１の最小
と言つた時には，比が３．５を越えてしまう。併し一方
が０５，他方が０３の場合はどんなにしても３．５を越
えない。

従つて０５，０４，０３の間はどちらをとつてもよく、
これらはＺゲートで左側を採用すると決めてよい。

００，０１，０２　についてはこの順序に優先するよう
　００，０１，０２ゲートが作られている。

第６図について Ｒ３　Ｒ４ ０２　０２　（符号は無視） とすると、０２ゲートは第５図より、左側が０５，０４
，０３ の時にＯＮ。それ故Ｒ４０２はｏｆｆ、Ｚ　ＯＮでＲ４
出力ｏｆｆとなり、Ｒ３出力ＯＮとなる。

この時　Ｒ２　は　０５　以上であるからＲ３０２によ
りＺ　ｏｆｆ，Ｒ３出力ＯＮとなる。Ｒ２が１４の形の
時もＺ　ｏｆｆでＲ３出力ＯＮとなる。

Ｒ３　Ｒ４ ０１　０１ の時は、Ｒ４０１は左側が ００（１０の時はＺ　ｏｆｆでＲ４ＯＮ）以外はＯＮで
あるから、Ｒ４０１ＯＮでＲ４出力ＯＮ。

Ｒ３　Ｒ４ ００　００（Ｏ３信号によりＲ３，Ｒ４共にＯＮ）の時
は　０００又は００１又は００２の方がＷゲートにより
ＯＮとなる。

Ｒｎ＝０００　の時，Ｄ最 小＝０１５５５＝００４４４ をＲｎ最大から引いても第６表 に示す如く００４１１１であ る。従つてＲｎ＝０００ならば 常にＲｎ出力はＯＮとしてよい。

Ｒｎ＝００１　の時も常に Ｒｎ出力ＯＮとしてよい。

Ｒｎ＝００２　の時は隣が ００２のこともあり得る、 この時は例えば Ｒ３　Ｒ４ ００２　００２ とすれば、Ｒ４ＷによつてＲ４出力ＯＮ，そのＷにより
、Ｎを介してＲ３出力はカツトされる。

Ｒ３　Ｒ４ ００５　００３ の様な場合は表５の理由でどちらをとつてもよいのだが
、Ｒ４００ゲートはＲ３００の時は働かず、左側Ｒ３０
０によりＲ３出力ＯＮとなる。

Ｒ３、Ｒ４の一通りの場合につき、どちらがＯＮになる
かを表７，８に示す。表中×はありえない場合を示す。

さてＲ７については特別の配慮を要する。と言うのはＲ
０の頭が３Ｕにある時は、Ｒ０／Ｄは必ず７以下である
から、Ｒ１〜Ｒ７の何処か一箇所以降，Ｒ０と符号反転
する所がある。

Ｒ０＝２５，Ｒ４＝０１　のようにＲ０が正ならば，４
Ｕが０で３Ｕが負の所がある。（Ｒｎ＝００１と０が二
つ以上続く場合は符号に関係なくそれ自体で判段するか
ら、こう言う場合は除く） 所がＲ０が頭を４Ｕに持つている時は、さきに証明した
ように，Ｒ０／Ｄ＝７．７７７…までは起りうるのであ
る。

この様な場合は７Ｄを引いても符号の逆転は起第七表 第八表 らない。併し Ｒ０＝７．７７７…Ｄ の時 Ｒ０−７Ｄ＝０．７７７…Ｄ Ｄを最大値の０５５５…としても Ｒ７＝Ｒ０−７Ｄ＝０４３２… となるから、Ｒ７は０４３２…以下である。

従つてＲ７については符号反転判別ゲートＰＭの他に、
Ｒ０の符号とＲ７の３Ｕの符号Ｓ３のＡＮＤ，及び両側
のＮＯＴのＡＮＤ，この二つをならべたＰＰゲートによ
りＺゲートをカツトし、Ｎゲートを介してＲ６出力ゲー
トをカツトし，更にＰＰ出力をＲ７のＧゲートに入れて
おけばよい。

勿論Ｒ７＝００５以下の場合は符号に関係なく，００ゲ
ート，Ｗゲートが正しい選択をしてくれる。

本発明は表３により、Ｒ０の頭が３Ｕにある時，Ｒ０／
Ｄは必ず７より小さい事。

その際、第８図下図よりＲｎ＋１／Ｒｎの比を３．５以
下にしておけば，商は７以下ですませる事。

符号反転前後のＲｎ，Ｒｎ＋１を見付け、両者を選択す
るのに， Ｒｎ＝０２、０１，００でカツトしたＲｎ＋１＝０２，
Ｒｎ＝００でカツトしたＲｎ＋１＝０１，Ｒｎ＝００で
カツトしたＲｎ＋１＝００，及びＲｎ＋１＝０００〜２
（００３〜５でカツトした），ゲート群でＲｎ出力ＡＮ
Ｄゲートをカツトすれば，Ｒｎ＋１／Ｒｎの比を３．５
以下に出来ることを示している。

又採用 Ｒｎ＋１／Ｒｎ≦０．７７７…／０．２２２…＝３．５
であるから Ｒｎ最大値＝０．７７７…Ｄ Ｄ　最大値＝０５５５… 故に採用Ｒｎ最大値＝０４３２…である。

故に各Ｒｎ出力ＡＮＤゲートにはＯ４信号を付けてよい
。

Ｒ０／Ｄ＝７．７７７… と７を越える場合も Ｒ７＝Ｒ０−７Ｄの最大値＝０．７７７…Ｄ故にこの時
も Ｒ７最大値＝０４３２… であるから、Ｏ４を付けてよい。

本発明によると±５進の除算が１桁１回づつの加算又は
減算で出来る。

且つ第２図の加算回路はゲートがＲ０→ＡＤに２段，Ａ
Ｄに５段，ＡＤ→Ｒ０に４段，計１１段で出来る。（Ａ
Ｄに関しては昭和５７年特許願第０７５６５０号，±５
進けた上早送り無し並列加算回路、参照） ２進の場合はＡＤは除算の場合は一箇でよいが，Ｒ０→
ＡＤに２段（加減変換のためには４段にした方が楽だが
），ＡＤに７段（ＩＢＭ　Ｊ．ＲｅｓＤｅｖ，Ｖｏ）２
５，Ｎｏ．３、ｐ．１５６Ｈ．Ｌｉｎｇ：“Ｈｉｇｈ−
Ｓｐｐｅｄ　ＢｉｎａｒｙＡｄｄｅｒ”参照），ＡＤ→
Ｒ０に２段，計１１段となる 従つて一回一回の加算、減算速度は±５進も２進もほゞ
同じと見てよい。

今商を２進で符号を含めて３２ビツトで表せる，２進：
２，１４７，４８３，６４８＝±５進：２，１５３，５
２４，４５２ 程度の数とする。

±５進の場合、第１回目はＲ０の頭を２Ｕにおいて　Ｒ
１＝Ｒ０−Ｄ　の減算が必要である。この時に同時に　
Ｄ×２，Ｄ×３，Ｄ×４，Ｄ×５，Ｄ×６，Ｄ×７，も
行い，それぞれのレジスタに入れておく。これ等は積の
左成分、右成分を各ＡＤで加えればゲート１１段以内で
出来る。

第１回目の次は１０回の加減で除算を終る。

最後に商の中には６や７もあるから １２３４６７７＝１２３４５５５＋１２２上の様な加算
で正しい±５進数に直す。

以上の様に±５進の場合は１２回の加減で完了する。

一方２進の場合は、第一回目はやはり被除数を１ビツト
下げた所から加減を始めることを要する。

同時にＲ０を２〜３２ビツトずらしたものも用意してお
くものとする。

第２回目以降３２回の加減を要し、最後に補正を要する
。

結局２進は３４回の加減を要する。

±５進，２進の加減算速度は等しいのだから本発明によ
る±５進除算速度は２進の ３４／１２＝２．８３倍 となる。

これは科学技術計算用として有利である。

【図面の簡単な説明】

第１図は加算マトリツクス，第２図は除算全体回路，第
３，４図は除算例，第５図は選択回路部分，第６図は選
択回路，第７図は加減反転回路，，第８図は除数と剰余
の関係図である。 Ｒ：被除数，Ｒ０：同，Ｒ１〜Ｒ７：除数×１〜×７を
加減した剰，Ｄ：除数，ｎ：ＮＯＴ回路，ＡＤ加算回路
，Ｈ：選択回路，ｍ：ＡＮＤゲート，ｒ：ＯＲゲート、
Ｒｒ：ＯＲゲート，Ｕ：桁，Ｑ：商，Ｓ：符号，Ｚ：Ａ
ＮＤゲート，Ｗ：ＡＮＤゲート，ＳＲ：符号，ＰＭ：符
号反転ゲート，Ｇ：ＯＲゲート，Ｎ：ＯＲゲート，０２
，０１，００：ＡＮＤゲート，Ｒｎ，Ｒｎ＋１：隣接剰
余、ＰＰ：符号不変ゲートである。 特許出願人　杉村勇吉

Claims (1)

【特許請求の範囲】
1. ±５進数の除算において、被除数をＲ０，除数をＤとす
   る時，Ｒ１＝Ｒ０−Ｄ，Ｒ２＝Ｒ０−２Ｄ，Ｒ３＝Ｒ０
   −３Ｄ，Ｒ４＝Ｒ０−４Ｄ，Ｒ５＝Ｒ０−５Ｄ等を作つ
   た時，Ｒｎ＝０２，０１，００信号でカツトしたＲｎ＋
   １＝０２ＡＮＤゲートでＲｎ出力ＡＮＤゲートをカツト
   ，Ｒｎ＝００信号でカツトしたＲｎ＋１＝０１ＡＮＤゲ
   ートでＲｎ出力ＡＮＤゲートをカツト，Ｒｎ＝００信号
   でカツトしたＲｎ＋１＝００ＡＮＤゲートでＲｎ出力Ａ
   ＮＤゲートをカツトする、又Ｒｎ＋１＝０００〜２（０
   ０３〜５信号でカツトした）ＡＮＤゲートでもＲｎ出力
   ＡＮＤゲートをカツトした、これらＲｎ＋１＝０２，０
   １，００，０００〜２ＡＮＤゲートを持つた±５進除算
   回路。