JPH0470662B2 - - Google Patents
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- JPH0470662B2 JPH0470662B2 JP61167245A JP16724586A JPH0470662B2 JP H0470662 B2 JPH0470662 B2 JP H0470662B2 JP 61167245 A JP61167245 A JP 61167245A JP 16724586 A JP16724586 A JP 16724586A JP H0470662 B2 JPH0470662 B2 JP H0470662B2
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- JP
- Japan
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- vector
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- register
- circuit
- shifter
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- 230000005764 inhibitory process Effects 0.000 claims 1
- 230000006870 function Effects 0.000 description 50
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 3
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- 230000000694 effects Effects 0.000 description 2
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- 238000000034 method Methods 0.000 description 2
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- 238000001228 spectrum Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30018—Bit or string instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
- G06F15/8084—Special arrangements thereof, e.g. mask or switch
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスク付ベクトル命令処理を実行する
データ処理システムにおけるベクトルマスク演算
制御ユニツトに関する。
データ処理システムにおけるベクトルマスク演算
制御ユニツトに関する。
従来、この種のデータ処理システムはインター
ナシヨナル・ビジネス・マシンズ・コーポレーシ
ヨンから出願された特開昭60−103482号公報を参
照できる。この公報で示されるシステムは、中央
処理装置のベクトル処理装置とを有する。このシ
ステムでは、マスクビツトはベクトルレジスタへ
のセツト、および主記憶への記憶の抑止を制御す
るだけで、不要なオペランドデータの読出しおよ
び演算動作の抑止を制御していない。
ナシヨナル・ビジネス・マシンズ・コーポレーシ
ヨンから出願された特開昭60−103482号公報を参
照できる。この公報で示されるシステムは、中央
処理装置のベクトル処理装置とを有する。このシ
ステムでは、マスクビツトはベクトルレジスタへ
のセツト、および主記憶への記憶の抑止を制御す
るだけで、不要なオペランドデータの読出しおよ
び演算動作の抑止を制御していない。
この不要なオペランドデータの読出しおよび演
算動作の抑止を制御するため、このシステムで
は、オペランドデータのアドレス生成時に演算、
ロードあるいはアトア動作の抑止されている要素
数（Ｎ）とベクトル要素間距離アドレス（VI）
との乗算を行ない、オペランドアドレスの増分
（Ｎ×VI）を生成する必要がある。しかし、この
乗算のために使用される乗算器は多くの金物を必
要とする。本発明の目的は金物量を増大すること
なくベクトルマスク用オペランドアドレス演算処
理時間を短縮できるようにしたベクトルマスク演
算制御ユニツトを提供することにある。
算動作の抑止を制御するため、このシステムで
は、オペランドデータのアドレス生成時に演算、
ロードあるいはアトア動作の抑止されている要素
数（Ｎ）とベクトル要素間距離アドレス（VI）
との乗算を行ない、オペランドアドレスの増分
（Ｎ×VI）を生成する必要がある。しかし、この
乗算のために使用される乗算器は多くの金物を必
要とする。本発明の目的は金物量を増大すること
なくベクトルマスク用オペランドアドレス演算処
理時間を短縮できるようにしたベクトルマスク演
算制御ユニツトを提供することにある。
本発明のベクトルマスク演算制御ユニツトは、
マスク付ベクトル命令処理を実行するデータ処理
システムにおいて、マスクベクトル中の連続する
演算抑止ビツトの個数カウントするカウント手段
と、このカウント手段でカウントされた値を用い
て２のべき乗倍されたアドレスインクリメント値
を１個または２個発生する発生手段と、この発生
手段から発生された２のべき乗倍されたアドレス
インクリメント値とベクトルアドレスとを加算し
オペランドアドレスを求めるアドレス生成手段と
を含む。
マスク付ベクトル命令処理を実行するデータ処理
システムにおいて、マスクベクトル中の連続する
演算抑止ビツトの個数カウントするカウント手段
と、このカウント手段でカウントされた値を用い
て２のべき乗倍されたアドレスインクリメント値
を１個または２個発生する発生手段と、この発生
手段から発生された２のべき乗倍されたアドレス
インクリメント値とベクトルアドレスとを加算し
オペランドアドレスを求めるアドレス生成手段と
を含む。
第２図を参照すると、先行制御をおこなう中央
処理装置は、先行制御装置２２、記憶制御装置２
１および演算実行装置２３から構成されている。
この演算実行装置２３は入力バツフアを備えてい
るので、先行制御装置２２は演算実行とは非同期
にオペランドの読出しが可能である。オペランド
読出し動作では、前記先行制御装置２２は信号線
１および２を介してオペランドアドレスおよびア
クセス要求を記憶制御装置２１に送る。このアド
レスおよびアクセス要求に応答して記憶制御装置
２１はバツフア記憶もしくは主記憶からオペラン
ドを読み出し信号線３および４を介して先行制御
装置２２および演算実行装置２３にオペランドを
送る。先行制御装置２２は命令を解読したデコー
ド情報等を信号線５を介して演算実行装置２３に
送る。このデコード情報により指示された演算の
演算結果が演算実行装置２３から信号線６および
７を介して、先行制御装置２２および記憶制御装
置２１に送られ、アドレス計算用汎用レジスタや
記憶装置の内容が更新される。
処理装置は、先行制御装置２２、記憶制御装置２
１および演算実行装置２３から構成されている。
この演算実行装置２３は入力バツフアを備えてい
るので、先行制御装置２２は演算実行とは非同期
にオペランドの読出しが可能である。オペランド
読出し動作では、前記先行制御装置２２は信号線
１および２を介してオペランドアドレスおよびア
クセス要求を記憶制御装置２１に送る。このアド
レスおよびアクセス要求に応答して記憶制御装置
２１はバツフア記憶もしくは主記憶からオペラン
ドを読み出し信号線３および４を介して先行制御
装置２２および演算実行装置２３にオペランドを
送る。先行制御装置２２は命令を解読したデコー
ド情報等を信号線５を介して演算実行装置２３に
送る。このデコード情報により指示された演算の
演算結果が演算実行装置２３から信号線６および
７を介して、先行制御装置２２および記憶制御装
置２１に送られ、アドレス計算用汎用レジスタや
記憶装置の内容が更新される。
本発明は先行制御装置が解読した命令語がマス
ク付ベクトル命令のとき特に有用である。
ク付ベクトル命令のとき特に有用である。
ベクトレオペランドの処理は、演算実行装置２
３で実行できるし、また米国特許第4128880号で
示されるベクトル処理のため特別に設計されたプ
ロセツサでも実行できる。
３で実行できるし、また米国特許第4128880号で
示されるベクトル処理のため特別に設計されたプ
ロセツサでも実行できる。
第２図は、マスク付ベクトル命令を処理できる
先行制御装置のアドレス計算部の周辺構成を示
す。
先行制御装置のアドレス計算部の周辺構成を示
す。
第１図を参照すると、本発明の一実施例は命令
レジスタ１０１、命令デコーダおよびベクトルオ
ペランド先取り制御回路１０２、汎用レジスタフ
アイル１０３、入力レジスタ１０４、ベクトルア
ドレスインクリメントレジスタ１０５、ベクトル
アドレスレジスタ１０６、セレクタＡ１０７、セ
レクタＢ１０８、セレクタＣ１０９、アドレス加
算器１１０、ベクトルマスクレジスタ１１１、桁
合せ回路１１２、連続マスクビツト数カウント回
路１１３、ベクトルマスク制御回路１１４、およ
び2n倍発生回路Ａ１１５およびＢ１１６から構成
されている。先行制御装置２２は直接または間接
アドレツシングにより得られたベクトルオペラン
ドの第０要素のアドレス（VH）をベクトルアド
レスレジスタ１０６に格納するとともに、ベクト
ルの要素間距離アドレス（VI）をベクトルイン
クリメントアドレスレジスタ１０５に格納する。
この操作はベクトル命令の第１ベクトルオペラン
ド、第２ベクトルオペランドおよび第３ベクトル
オペラドに対しておこなわれる。ただしベクトル
命令のなかには第２ベクトロペランドおよび第３
ベクトルオペランドの両方もしくは一方を必要と
しないものがあり、そのときは命令実行に必要な
ベクトルオペランドに対してのみおこなわれる。
本実施例では、ベクトルオペランドの第０要素の
アドレス（VH）およびベクトルの要素時間距離
アドレス（V〓）がともに命令語中で示されるよ
うな命令セツトの場合を想定している。
レジスタ１０１、命令デコーダおよびベクトルオ
ペランド先取り制御回路１０２、汎用レジスタフ
アイル１０３、入力レジスタ１０４、ベクトルア
ドレスインクリメントレジスタ１０５、ベクトル
アドレスレジスタ１０６、セレクタＡ１０７、セ
レクタＢ１０８、セレクタＣ１０９、アドレス加
算器１１０、ベクトルマスクレジスタ１１１、桁
合せ回路１１２、連続マスクビツト数カウント回
路１１３、ベクトルマスク制御回路１１４、およ
び2n倍発生回路Ａ１１５およびＢ１１６から構成
されている。先行制御装置２２は直接または間接
アドレツシングにより得られたベクトルオペラン
ドの第０要素のアドレス（VH）をベクトルアド
レスレジスタ１０６に格納するとともに、ベクト
ルの要素間距離アドレス（VI）をベクトルイン
クリメントアドレスレジスタ１０５に格納する。
この操作はベクトル命令の第１ベクトルオペラン
ド、第２ベクトルオペランドおよび第３ベクトル
オペラドに対しておこなわれる。ただしベクトル
命令のなかには第２ベクトロペランドおよび第３
ベクトルオペランドの両方もしくは一方を必要と
しないものがあり、そのときは命令実行に必要な
ベクトルオペランドに対してのみおこなわれる。
本実施例では、ベクトルオペランドの第０要素の
アドレス（VH）およびベクトルの要素時間距離
アドレス（V〓）がともに命令語中で示されるよ
うな命令セツトの場合を想定している。
第１図および第２図を参照すると、記憶制御装
置２１から読み出された命令語中のアドレス計算
情報は命令レジスタ１０１に設定される。このア
ドレス計算情報をもとに汎用レジスタ１０３から
インデツクスおよびベース値が読み出される。こ
のインデツクスおよびベース値と命令語中で直接
指定されるデイスプレースメントをもとにアドレ
ス加算器１１０において生成されたアドレスがベ
クトルアドレスレジスタ１０６に設定される。こ
のときアドレスは生成されるが、記憶アクセス要
求は出力されない。これとともに、入力レジスタ
１０４に命令語中のベクトル要素間距離アドレス
（VI）が設定され、ベクトルアドレスレジスタ１
０６に対応するベクトルアドレスインクリメント
レジスタ１０５に転送される。この操作がベクト
ルオペランドの数だけ繰り返されベクトルアドレ
スレジスタ１０６、ベクトルアドレスインクリメ
ントレジスタ１０５にベクトルオペランドの第０
要素のアドレス（VH）、およびベクトル要素間距
離アドレス（VI）がすべて設定される。マスク
語も命令語中のアドレス計算情報をもとに記憶装
置（図示せず）または、記憶制御装置２１から入
力レジスタ１０４を介してベクトルマスクレジス
タ１１１に設定される。本実施例ではマスク語が
０のときマスクされていて演算が抑止されると仮
定する。ベクトルマスクレジスタ１１１に設定さ
れたマスク語は桁合せ回路１１２を通り連続マス
クビツト数カウント回路１１３に入力される。桁
合せ回路１１２はベクトルマスク制御回路１１４
の制御により桁合せ数が変化する。
置２１から読み出された命令語中のアドレス計算
情報は命令レジスタ１０１に設定される。このア
ドレス計算情報をもとに汎用レジスタ１０３から
インデツクスおよびベース値が読み出される。こ
のインデツクスおよびベース値と命令語中で直接
指定されるデイスプレースメントをもとにアドレ
ス加算器１１０において生成されたアドレスがベ
クトルアドレスレジスタ１０６に設定される。こ
のときアドレスは生成されるが、記憶アクセス要
求は出力されない。これとともに、入力レジスタ
１０４に命令語中のベクトル要素間距離アドレス
（VI）が設定され、ベクトルアドレスレジスタ１
０６に対応するベクトルアドレスインクリメント
レジスタ１０５に転送される。この操作がベクト
ルオペランドの数だけ繰り返されベクトルアドレ
スレジスタ１０６、ベクトルアドレスインクリメ
ントレジスタ１０５にベクトルオペランドの第０
要素のアドレス（VH）、およびベクトル要素間距
離アドレス（VI）がすべて設定される。マスク
語も命令語中のアドレス計算情報をもとに記憶装
置（図示せず）または、記憶制御装置２１から入
力レジスタ１０４を介してベクトルマスクレジス
タ１１１に設定される。本実施例ではマスク語が
０のときマスクされていて演算が抑止されると仮
定する。ベクトルマスクレジスタ１１１に設定さ
れたマスク語は桁合せ回路１１２を通り連続マス
クビツト数カウント回路１１３に入力される。桁
合せ回路１１２はベクトルマスク制御回路１１４
の制御により桁合せ数が変化する。
第３図を参照すると、桁合せ数の制御をするベ
クトルマスク制御回路１１４では、マスクカウン
トレジスタ３０４の値だけ第１図の桁合せ回路１
１２が左シフトして桁合せをする。また、桁合せ
回路１１２はマスクカウントレジスタ３０４およ
び完了フラグフリツプフロツプ３０７がすべて
“０”のとき以外は最上位出力ビツトを強制的に
「０」におきかえる回路（図示せず）が組込まれ
ている。この回路は以下の要請から必要とされ
る。まず、例としてマスク「10010」の場合を想
定する。マスク処理が開始されると、桁合せ回路
１１２は０ビツトのシフトレフトであるため、連
続マスクビツト数カウント回路１１３からは
「０」が出力される。この結果、第３図のマスカ
ウントレジスタ３０４、セレクトレジスタ３０
５、およびセレクトレジスタ３０７には「０」が
格納される。なお、完了フラグフリツプフロツプ
には「１」がセツトされる。この結果、第１図の
アドレス加算器１１０ではVH＋0VI＋0VI＝VHの
アドレス計算が行なわれ、ベクトルオペランドの
第０要素のアドレス（VH）でアクセスされる。
この結果、次のアドレス計算においても第３図の
マスクカウントレジスタ３０４には「０」がセツ
トされ桁合せ回路１１２は０ビツトシフトレフト
で前回と同じ動作を繰返す。この繰返しを防止す
るため処理の終了した要素に対応するマスクビツ
トはリセツトしなければならない。すなわち桁合
せ回路１１２の出力の第０ビツト目、すなわち一
番左のビツトを強制的に「０」にする。また、強
制的に「０」にしてはいけないのはマスクベクト
ルレジスタ１１１の第０ビツトすなわち左端の処
理をするときのみである。そこでマスクカウント
レジスタ３０４と完了フラグ３０７がすべて
「０」のとき、すなわち初回のみ、桁合せ回路１
１２の出力の第０ビツトすなわち一番左端のビツ
トを有効にする操作が行なわれる。
クトルマスク制御回路１１４では、マスクカウン
トレジスタ３０４の値だけ第１図の桁合せ回路１
１２が左シフトして桁合せをする。また、桁合せ
回路１１２はマスクカウントレジスタ３０４およ
び完了フラグフリツプフロツプ３０７がすべて
“０”のとき以外は最上位出力ビツトを強制的に
「０」におきかえる回路（図示せず）が組込まれ
ている。この回路は以下の要請から必要とされ
る。まず、例としてマスク「10010」の場合を想
定する。マスク処理が開始されると、桁合せ回路
１１２は０ビツトのシフトレフトであるため、連
続マスクビツト数カウント回路１１３からは
「０」が出力される。この結果、第３図のマスカ
ウントレジスタ３０４、セレクトレジスタ３０
５、およびセレクトレジスタ３０７には「０」が
格納される。なお、完了フラグフリツプフロツプ
には「１」がセツトされる。この結果、第１図の
アドレス加算器１１０ではVH＋0VI＋0VI＝VHの
アドレス計算が行なわれ、ベクトルオペランドの
第０要素のアドレス（VH）でアクセスされる。
この結果、次のアドレス計算においても第３図の
マスクカウントレジスタ３０４には「０」がセツ
トされ桁合せ回路１１２は０ビツトシフトレフト
で前回と同じ動作を繰返す。この繰返しを防止す
るため処理の終了した要素に対応するマスクビツ
トはリセツトしなければならない。すなわち桁合
せ回路１１２の出力の第０ビツト目、すなわち一
番左のビツトを強制的に「０」にする。また、強
制的に「０」にしてはいけないのはマスクベクト
ルレジスタ１１１の第０ビツトすなわち左端の処
理をするときのみである。そこでマスクカウント
レジスタ３０４と完了フラグ３０７がすべて
「０」のとき、すなわち初回のみ、桁合せ回路１
１２の出力の第０ビツトすなわち一番左端のビツ
トを有効にする操作が行なわれる。
最初マスクカウントレジスタ３０４には、「０」
が設定されており、桁合せ回路１１２からはベク
トルマスクレジスタ１１１の値そのものが出力さ
れる。
が設定されており、桁合せ回路１１２からはベク
トルマスクレジスタ１１１の値そのものが出力さ
れる。
この出力は連続マスビツト数カウント回路１１
３に与えられ、連続マスクビツト数が出力され
る。すなわち、連続マスクビツト数カウント回路
１１３は、ベクトルマスクレジスタ１１１からの
数において、左側から連続した“０”の数を、連
続して演算が抑止されている要素数として出力す
る。このような連続マスクビツト数カウント回路
１１３はブライオリテイエンコーダで構成され
る。このようにして得られた連続マスクビツト数
をＮとすると、次に演算されるベクトルオペラン
ド要素のアドレスはスペクトルオペランドの第０
要素アドレス（VH）＋連続マスクビツト数（Ｎ）
×ベクトルの要素間距離アドレス（VI）の式で
与えられる。ここでＮは２のべき乗の和で表すこ
とができる。例えばＮ＝６のときは6VI＝22VI＋
21VIとなる。そこで2n倍数発生回路を用いてＮ×
VIを求めることができる。本実施例では2n倍数発
生回路の一例として、第４図に示す2n倍数発生回
路１１５および１１６を用いている。
３に与えられ、連続マスクビツト数が出力され
る。すなわち、連続マスクビツト数カウント回路
１１３は、ベクトルマスクレジスタ１１１からの
数において、左側から連続した“０”の数を、連
続して演算が抑止されている要素数として出力す
る。このような連続マスクビツト数カウント回路
１１３はブライオリテイエンコーダで構成され
る。このようにして得られた連続マスクビツト数
をＮとすると、次に演算されるベクトルオペラン
ド要素のアドレスはスペクトルオペランドの第０
要素アドレス（VH）＋連続マスクビツト数（Ｎ）
×ベクトルの要素間距離アドレス（VI）の式で
与えられる。ここでＮは２のべき乗の和で表すこ
とができる。例えばＮ＝６のときは6VI＝22VI＋
21VIとなる。そこで2n倍数発生回路を用いてＮ×
VIを求めることができる。本実施例では2n倍数発
生回路の一例として、第４図に示す2n倍数発生回
路１１５および１１６を用いている。
第４図を参照すると、2n倍数発生回路Ａ１１５
は、２ビツトシフトレフト（×４）機能を有する
シフタ、３ビツトシフトレフト（×８）機能を有
するシフタ、４ビツトシフトレフト（×16）機能
を有するシフタ、および５ビツトシフトレフト
（×32）機能を有するシフタのどれか１つを選択
でき、どれも選択しないときは“０”を出力す
る。
は、２ビツトシフトレフト（×４）機能を有する
シフタ、３ビツトシフトレフト（×８）機能を有
するシフタ、４ビツトシフトレフト（×16）機能
を有するシフタ、および５ビツトシフトレフト
（×32）機能を有するシフタのどれか１つを選択
でき、どれも選択しないときは“０”を出力す
る。
2n倍数発生回路Ｂ１１６は１ビツトシフトレフ
ト（×２）機能を有するシフタおよび０ビツトシ
フトレフト（×１）機能を有するシフタのどちら
か一方を選択でき、どれも選択しないときには
“０”が出力される。ところが、この構成では２
ビツトシフトレフト（×４）機能を有するシフタ
および４ビツトシフトレフト（×16）機能を有す
るシフタは同時に選択することができず、同様に
１ビツトシフトレフト（×２）機能を有するシフ
タおよび０ビツトシフトレフト（×１）機能を有
するシフタも同時に選択することはできない。そ
こで、第３図に示す論理回路３０１を用いて2n倍
数発生回路１１５および１１６において、２ビツ
トシフトレフト（×４）機能を有するシフタ、３
ビツトシフトレフト（×８）機能を有するシフ
タ、４ビツタシフトレフト（×16）機能を有する
シフタ、５ビツトシフトレフト（×32）機能を有
するシフタおよび“０”出力回路の組、および１
ビツトシフトレフト（×２）機能を有するシフ
タ、０ビツトシフトレフト（×１）機能を有する
シフタおよび“０”出力回路の組のうちで同じ組
の中で同時に選択できなくなる組合せが発生しな
いようにしている。
ト（×２）機能を有するシフタおよび０ビツトシ
フトレフト（×１）機能を有するシフタのどちら
か一方を選択でき、どれも選択しないときには
“０”が出力される。ところが、この構成では２
ビツトシフトレフト（×４）機能を有するシフタ
および４ビツトシフトレフト（×16）機能を有す
るシフタは同時に選択することができず、同様に
１ビツトシフトレフト（×２）機能を有するシフ
タおよび０ビツトシフトレフト（×１）機能を有
するシフタも同時に選択することはできない。そ
こで、第３図に示す論理回路３０１を用いて2n倍
数発生回路１１５および１１６において、２ビツ
トシフトレフト（×４）機能を有するシフタ、３
ビツトシフトレフト（×８）機能を有するシフ
タ、４ビツタシフトレフト（×16）機能を有する
シフタ、５ビツトシフトレフト（×32）機能を有
するシフタおよび“０”出力回路の組、および１
ビツトシフトレフト（×２）機能を有するシフ
タ、０ビツトシフトレフト（×１）機能を有する
シフタおよび“０”出力回路の組のうちで同じ組
の中で同時に選択できなくなる組合せが発生しな
いようにしている。
ところで同時に出力できない組合せがもともと
なかつたときには、第３図に示す論理回路３０２
を用いて同時に出力できない組合せがないことを
検出して完了フリツプフロツプ３０７をセツトす
る。例えばＮ＝27のとき、27VI＝24VI＋23VI＋
21VI＋20VIである。このとき４ビツトシフトレフ
ト（×16）機能を有するシフタ、および３ビツト
シフトレフト（×８）機能を有するシフタの組合
せが2n倍数発生回路１１５で同時に選択できな
い。また、１ビツトシフトレフト（×２）機能を
有するシフタおよび０ビツトシフトレフト（×
１）機能を有するシフタの組合せも2n倍数発生回
路１１６で同時に選択できない。連続マスクビツ
ト数カウント回路１１３から27すなわち２進数
“011011”が出力されると、論理回路３０１は４
ビツトシフトレフト（×16）機能を有するシフタ
および３ビツトシフトレフト（×８）機能を有す
るシフタの組合せおよび１ビツトシフトレフト
（×２）機能を有するシフタおよび０ビツトシフ
トレフト（×１）機能を有する組合せが発生しな
いように18すなわち２進数“010010”を出力す
る。また論理回路３０２は連続マスクビツト数カ
ウント回路１１３の出力2n倍数発生回路１１５お
よび１１６で同時にシフタの選択ができない組合
せがあるかどうかを検出する。
なかつたときには、第３図に示す論理回路３０２
を用いて同時に出力できない組合せがないことを
検出して完了フリツプフロツプ３０７をセツトす
る。例えばＮ＝27のとき、27VI＝24VI＋23VI＋
21VI＋20VIである。このとき４ビツトシフトレフ
ト（×16）機能を有するシフタ、および３ビツト
シフトレフト（×８）機能を有するシフタの組合
せが2n倍数発生回路１１５で同時に選択できな
い。また、１ビツトシフトレフト（×２）機能を
有するシフタおよび０ビツトシフトレフト（×
１）機能を有するシフタの組合せも2n倍数発生回
路１１６で同時に選択できない。連続マスクビツ
ト数カウント回路１１３から27すなわち２進数
“011011”が出力されると、論理回路３０１は４
ビツトシフトレフト（×16）機能を有するシフタ
および３ビツトシフトレフト（×８）機能を有す
るシフタの組合せおよび１ビツトシフトレフト
（×２）機能を有するシフタおよび０ビツトシフ
トレフト（×１）機能を有する組合せが発生しな
いように18すなわち２進数“010010”を出力す
る。また論理回路３０２は連続マスクビツト数カ
ウント回路１１３の出力2n倍数発生回路１１５お
よび１１６で同時にシフタの選択ができない組合
せがあるかどうかを検出する。
この例では４ビツトシフトレフト（×16）機能
を有するシフタおよび３ビツトシフトレフト（×
８）機能を有するシフタの組合せ、および１ビツ
トシフトレフト（×２）機能を有するシフタおよ
び０ビツトシフトレフト（×１）機能を有するシ
フタの組合せは同時に選択できないため、“０”
が選択出力される。
を有するシフタおよび３ビツトシフトレフト（×
８）機能を有するシフタの組合せ、および１ビツ
トシフトレフト（×２）機能を有するシフタおよ
び０ビツトシフトレフト（×１）機能を有するシ
フタの組合せは同時に選択できないため、“０”
が選択出力される。
再び第３図を参照すると、論理回路３０１の出
力とマスクカウントレジスタ３０４の出力とは加
算器３０３において加算され、その加算結果はマ
スクカウントレジスタ３０４にセツトされる。こ
の加算動作と並行して前記論理回路３０１の出力
はセレクトレジスタＡ３０５およびセレクトレジ
スタＢ３０６に格納される。この例では２進数
“0100”がセレクトレジスタＡ３０５に格納され、
２進数“10”がセレクトレジスタＢ３０６に格納
され、２進数“10”がセレクトレジスタＢ３０６
に格納される。この格納動作と並行して論理回路
３０２の出力が完了フラグフリツプフロツプ３０
７をセツトする。この例では、フリツプフロツプ
３０７は“０”がセツトされる。
力とマスクカウントレジスタ３０４の出力とは加
算器３０３において加算され、その加算結果はマ
スクカウントレジスタ３０４にセツトされる。こ
の加算動作と並行して前記論理回路３０１の出力
はセレクトレジスタＡ３０５およびセレクトレジ
スタＢ３０６に格納される。この例では２進数
“0100”がセレクトレジスタＡ３０５に格納され、
２進数“10”がセレクトレジスタＢ３０６に格納
され、２進数“10”がセレクトレジスタＢ３０６
に格納される。この格納動作と並行して論理回路
３０２の出力が完了フラグフリツプフロツプ３０
７をセツトする。この例では、フリツプフロツプ
３０７は“０”がセツトされる。
次に第６図を参照すると、第１図の2n倍数発生
回路１１５は第３図のセレクトレジスタＡ３０５
の値より第４図の４ビツトシフトレフト（×16）
機能を有するシフタが選択され16×ベクトル要素
間距離アドレス（VI）の演算結果が出力される。
これと同時に第１図の2n倍数発生回路１１６は第
３図のセレクトレジスタＢ３０６の値により第４
図の１ビツトシフトレフト（×２）機能を有する
シフタが選択され２×ベクトル要素間距離（VI）
の演算結果が出力される。
回路１１５は第３図のセレクトレジスタＡ３０５
の値より第４図の４ビツトシフトレフト（×16）
機能を有するシフタが選択され16×ベクトル要素
間距離アドレス（VI）の演算結果が出力される。
これと同時に第１図の2n倍数発生回路１１６は第
３図のセレクトレジスタＢ３０６の値により第４
図の１ビツトシフトレフト（×２）機能を有する
シフタが選択され２×ベクトル要素間距離（VI）
の演算結果が出力される。
第１図を参照すると、ベクトルオペランド先取
り制御回路１０２の指示に応答して、セレクタ１
０７によりベクトルアドレスレジスタ１０６の出
力、すなわちベクトルオペランドの第０要素のア
ドレス（VH）が選択され、セレクタ１０８によ
り2n倍数発生回路Ａ１１５の出力、すなわち16×
スペクトル要素間距離（VI）が選択され、セレ
クタ１０９により2n倍数発生回路Ｂ１１６の出
力、すなわち２×ベクトル要素間距離（VH）が
選択される。これら選択された値はアドレス加算
器１１０で加算され加算結果VH＋18VIが出力さ
れる。この加算結果は中間結果でありVHが設定
されていたベクトルアドレスレジスタ１０６に設
定される。この操作によりベクトルオペランドご
とに加算が行なわれる。
り制御回路１０２の指示に応答して、セレクタ１
０７によりベクトルアドレスレジスタ１０６の出
力、すなわちベクトルオペランドの第０要素のア
ドレス（VH）が選択され、セレクタ１０８によ
り2n倍数発生回路Ａ１１５の出力、すなわち16×
スペクトル要素間距離（VI）が選択され、セレ
クタ１０９により2n倍数発生回路Ｂ１１６の出
力、すなわち２×ベクトル要素間距離（VH）が
選択される。これら選択された値はアドレス加算
器１１０で加算され加算結果VH＋18VIが出力さ
れる。この加算結果は中間結果でありVHが設定
されていたベクトルアドレスレジスタ１０６に設
定される。この操作によりベクトルオペランドご
とに加算が行なわれる。
次に第３図に示すマスクカウトレジスタ３０４
の値により第１図の桁合せ回路１１２は18ビツト
シフトレフト動作をおこなう。この出力で連続マ
スクビツト数カウント回路１１３は（27−18）＝
９を出力する。この出力９、すなわち２進数
“001001”は、2n倍数発生回路Ａ１１５および2n
倍数発生回路Ｂ１１６の組合せで同時に選択でき
ない組合せがないため、第３図の論理回路３０１
はそのままの値で通過し、マスクカウントレジス
タ３０４には値“27”、セレクトレジスタＡ３０
５には２進数の“0010”が設定され、セレクトレ
ジスタＢ３０６には２進数“01”が設定される。
これとともに、完了フラグフリツプフロツプ３０
７には、論理回路３０２の出力“１”がセツトさ
れ出力される。
の値により第１図の桁合せ回路１１２は18ビツト
シフトレフト動作をおこなう。この出力で連続マ
スクビツト数カウント回路１１３は（27−18）＝
９を出力する。この出力９、すなわち２進数
“001001”は、2n倍数発生回路Ａ１１５および2n
倍数発生回路Ｂ１１６の組合せで同時に選択でき
ない組合せがないため、第３図の論理回路３０１
はそのままの値で通過し、マスクカウントレジス
タ３０４には値“27”、セレクトレジスタＡ３０
５には２進数の“0010”が設定され、セレクトレ
ジスタＢ３０６には２進数“01”が設定される。
これとともに、完了フラグフリツプフロツプ３０
７には、論理回路３０２の出力“１”がセツトさ
れ出力される。
2n倍数発生回路Ａ１１５ではセレクトレジスタ
Ａ３０５の出力の指示により８×ベクトル要素間
距離（VI）が求められ、2n倍数発生回路Ｂ１１６
ではセレクトレジスタＢ３０６の出力の指示によ
り１×ベクトル要素間距離（VI）が求められる。
ベクトルアドレスレジスタ１０６からは先に設定
した値VH＋18VIが出力される。2n倍数発生回路
Ａ１１５の出力８×VI、2n倍数発生回路Ｂ１１６
の出力１×VI、およびベクトルアドレスレジス
タ１０６の出力VH＋18VIはアドレス加算器１１
６に与えられ、加算される。加算結果VH＋27VI
はオペランドアドレスとしてベクトルアドレスレ
ジスタ１０６にセツトされるとともに記憶制御装
置１６にも送られる。ただし、今回は読出し要求
が“１”になる点が前回と異なる。記憶読出し要
求は完了フラグフリツプフロツプ３０７の出力を
もとにベクトルオペランド先取り制御回路１０２
で作成される。
Ａ３０５の出力の指示により８×ベクトル要素間
距離（VI）が求められ、2n倍数発生回路Ｂ１１６
ではセレクトレジスタＢ３０６の出力の指示によ
り１×ベクトル要素間距離（VI）が求められる。
ベクトルアドレスレジスタ１０６からは先に設定
した値VH＋18VIが出力される。2n倍数発生回路
Ａ１１５の出力８×VI、2n倍数発生回路Ｂ１１６
の出力１×VI、およびベクトルアドレスレジス
タ１０６の出力VH＋18VIはアドレス加算器１１
６に与えられ、加算される。加算結果VH＋27VI
はオペランドアドレスとしてベクトルアドレスレ
ジスタ１０６にセツトされるとともに記憶制御装
置１６にも送られる。ただし、今回は読出し要求
が“１”になる点が前回と異なる。記憶読出し要
求は完了フラグフリツプフロツプ３０７の出力を
もとにベクトルオペランド先取り制御回路１０２
で作成される。
第５図を参照すると、OPコードを解読し、マ
スク付ベクトル命令やベクトルオペランド数等を
出力する命令デコーダ５０１、この命令デコーダ
５０１からのベクトルオペランド数をセツトする
オペランドカウントレジスタ５０２、第１図のベ
クトルアドレスレジスタ１０６のリードレジスタ
番号を指定するリードアドレスレジスタ５０９、
およびベクトルアドレスレジスタ１０６のライト
レジスタ番号を指定するライトアドレスレジスタ
５１０を含む。前記リードアドレスレジスタ５０
９は“０”からカウントアツプされ、ライトアド
レスレジスタ５１０はリードアドレスレジスタ５
０９の値をうけて使用する。リードアドレスレジ
スタ５０９の値とオペランドカウントレジスタ５
０２にセツトされているベクトルオペランド数と
が一致検出回路５０４で一致したら、セレクタ５
０８で“０”が選択されリードアドレスレジスタ
５０９に“０”が設定される。これとともに一地
検出回路５０４からの一致信号は、マスク付ベク
ル命令フラグフリツプフロツプ５０３にセツト信
号として与えられる。このフリツプフロツプ５０
３には第１図の命令レジスタ１０１内の命令がマ
スク付ベクトル命令であるか否かという命令デコ
ーダ５０１で解読された情報が設定される。この
フリツプフロツプ５０３の出力“１”に応答し
て、第１図のセレクタＡ１０７、セレクタＢ１０
８、およびセレクタＣ１０９においてベクトルア
ドレスレジスタ１０６、2n倍数発生回路Ａ１１５
および2n倍数発生回路Ｂ１１６の出力が選択され
る。第５図のリードアドレスレジスタ５０９の出
力とライトアドレスレジスタ５１０の出力との一
致が一致検出回路５１１で検出されると、この回
路５１１の出力は第１図のアドレス加算器１１０
の出力をセレクトＡで選択するよう指示する。こ
れはベクトルオペランドが１個の場合、連続して
アドレス計算を行なうための機能である。
スク付ベクトル命令やベクトルオペランド数等を
出力する命令デコーダ５０１、この命令デコーダ
５０１からのベクトルオペランド数をセツトする
オペランドカウントレジスタ５０２、第１図のベ
クトルアドレスレジスタ１０６のリードレジスタ
番号を指定するリードアドレスレジスタ５０９、
およびベクトルアドレスレジスタ１０６のライト
レジスタ番号を指定するライトアドレスレジスタ
５１０を含む。前記リードアドレスレジスタ５０
９は“０”からカウントアツプされ、ライトアド
レスレジスタ５１０はリードアドレスレジスタ５
０９の値をうけて使用する。リードアドレスレジ
スタ５０９の値とオペランドカウントレジスタ５
０２にセツトされているベクトルオペランド数と
が一致検出回路５０４で一致したら、セレクタ５
０８で“０”が選択されリードアドレスレジスタ
５０９に“０”が設定される。これとともに一地
検出回路５０４からの一致信号は、マスク付ベク
ル命令フラグフリツプフロツプ５０３にセツト信
号として与えられる。このフリツプフロツプ５０
３には第１図の命令レジスタ１０１内の命令がマ
スク付ベクトル命令であるか否かという命令デコ
ーダ５０１で解読された情報が設定される。この
フリツプフロツプ５０３の出力“１”に応答し
て、第１図のセレクタＡ１０７、セレクタＢ１０
８、およびセレクタＣ１０９においてベクトルア
ドレスレジスタ１０６、2n倍数発生回路Ａ１１５
および2n倍数発生回路Ｂ１１６の出力が選択され
る。第５図のリードアドレスレジスタ５０９の出
力とライトアドレスレジスタ５１０の出力との一
致が一致検出回路５１１で検出されると、この回
路５１１の出力は第１図のアドレス加算器１１０
の出力をセレクトＡで選択するよう指示する。こ
れはベクトルオペランドが１個の場合、連続して
アドレス計算を行なうための機能である。
第１図のベクトルマスク制御回路１１４の第３
図の完了フラグフリツプフロツプ３０７の出力と
第５図のマスク付ベクトル命令フラグフリツプフ
ロツプ５０３の出力との論理積がとられ、第５図
のメモリリクエストフラグフリツプフロツプ５０
６に設定される。
図の完了フラグフリツプフロツプ３０７の出力と
第５図のマスク付ベクトル命令フラグフリツプフ
ロツプ５０３の出力との論理積がとられ、第５図
のメモリリクエストフラグフリツプフロツプ５０
６に設定される。
メモリリクエストフラグフリツプフロツプ５０
６の出力は記憶アクセス要求としてアドレスと併
行して第２図の記憶制御装置２１に送られる。こ
のようにして演算抑止されていないベクトル要素
についてのアドレス計算が行なわれ、記憶アクセ
スが可能となる。今連続マスクビツト数（Ｎ）を
30とし、第４図に示す2n倍数発生回路Ａ１１５お
よび2n倍数発生回路Ｂ１１６での演算を説明す
る。まず、2n倍数発生回路Ａ１１５で４ビツトシ
フトレフト（×16）機能を有するシフタが選択さ
れ24VIが発生する。これとともに2n倍数発生回路
Ｂ１１６で１ビツトシフトレフト（×２）機能を
有するシフタが選択され21VIが発生する。これら
の値、24VIと21VIおよびベクトルオペランドの第
０要素のアドレス（VH）は第１図のアドレス加
算器１１０で加算され、加算結果VH＋16VI＋2VI
が生成される。この値は第１回目の中間結果とし
て２回目の加算に使用される。次に第４図の2n
倍数発生回路Ａ１１５で３ビツトシフトレフト
（×８）機能を有するシフタが選択され23VIが発
生する。これとともに2n倍数発生回路Ｂ１１６で
はどのシフタも選択されてないため“０”が発生
する。これらの値、23VIと０および第１回目の中
間結果VH＋2VIが第１図のアドレス加算器１１０
で加算され、加算結果VH＋16VI＋8VI＋2VIが生
成される。この値は第２回目の中間結果として３
回目の加算に使用される。次に第４図の2n倍数発
生回路Ａ１１５で２ビツトシフトレフト（×４）
機能を有するシフタが選択され22VIが発生され
る。これとともに2n倍数発生回路Ｂ１１６ではど
のシフタも選択されないため“０”が発生する。
これらの値4VIと０および第２回目の中間結果VH
＋16VI＋8VI＋2VIが第１図のアドレス加算器１
１０で加算され、加算結果VH＋16VI＋8VI＋4VI
＋2VIが生成される。これはVH＋30VIであり所望
の加算結果であるが、３回の加算動作を必要とす
る。それは、2n倍数発生回路Ｂ１１６に２ビツト
以上のシフト機能を有するシフタを備えていない
からである。
６の出力は記憶アクセス要求としてアドレスと併
行して第２図の記憶制御装置２１に送られる。こ
のようにして演算抑止されていないベクトル要素
についてのアドレス計算が行なわれ、記憶アクセ
スが可能となる。今連続マスクビツト数（Ｎ）を
30とし、第４図に示す2n倍数発生回路Ａ１１５お
よび2n倍数発生回路Ｂ１１６での演算を説明す
る。まず、2n倍数発生回路Ａ１１５で４ビツトシ
フトレフト（×16）機能を有するシフタが選択さ
れ24VIが発生する。これとともに2n倍数発生回路
Ｂ１１６で１ビツトシフトレフト（×２）機能を
有するシフタが選択され21VIが発生する。これら
の値、24VIと21VIおよびベクトルオペランドの第
０要素のアドレス（VH）は第１図のアドレス加
算器１１０で加算され、加算結果VH＋16VI＋2VI
が生成される。この値は第１回目の中間結果とし
て２回目の加算に使用される。次に第４図の2n
倍数発生回路Ａ１１５で３ビツトシフトレフト
（×８）機能を有するシフタが選択され23VIが発
生する。これとともに2n倍数発生回路Ｂ１１６で
はどのシフタも選択されてないため“０”が発生
する。これらの値、23VIと０および第１回目の中
間結果VH＋2VIが第１図のアドレス加算器１１０
で加算され、加算結果VH＋16VI＋8VI＋2VIが生
成される。この値は第２回目の中間結果として３
回目の加算に使用される。次に第４図の2n倍数発
生回路Ａ１１５で２ビツトシフトレフト（×４）
機能を有するシフタが選択され22VIが発生され
る。これとともに2n倍数発生回路Ｂ１１６ではど
のシフタも選択されないため“０”が発生する。
これらの値4VIと０および第２回目の中間結果VH
＋16VI＋8VI＋2VIが第１図のアドレス加算器１
１０で加算され、加算結果VH＋16VI＋8VI＋4VI
＋2VIが生成される。これはVH＋30VIであり所望
の加算結果であるが、３回の加算動作を必要とす
る。それは、2n倍数発生回路Ｂ１１６に２ビツト
以上のシフト機能を有するシフタを備えていない
からである。
次に、第４図の回路で３回の加算動作を必要と
した30VIの計算を、２回の加算動作で実現する
例を詳細に説明する。
した30VIの計算を、２回の加算動作で実現する
例を詳細に説明する。
第８図を参照すると、2n倍数発生回路Ａ１１５
の他の例では、０ビツトシフトレフト（×１）機
能を有するシフタ、１ビツトシフトレフト（×
２）機能を有するシフタ、２ビツトシフトレフト
（×４）機能を有するシフタ、３ビツトシフトレ
フト（×８）機能を有するシフタ、および５ビツ
トシフトレフト（×32）機能を有するシフタのう
ちどれか１つを選択でき、どれも選択しないとき
には“０”を出力する。また、2n倍数発生回路Ｂ
１１６の他の例では、０ビツトシフトレフト（×
１）機能を有するシフタ、１ビツトシフトレフト
（×２）機能を有するシフタ、２ビツトシフトレ
フト（×４）機能を有するシフタ、３ビツトシフ
トレフト（×８）機能を有するシフタ、および４
ビツトシフトレフト（×16）機能を有するシフタ
のうちどれか１つを選択でき、どれも選択しない
ときは“０”を出力する。
の他の例では、０ビツトシフトレフト（×１）機
能を有するシフタ、１ビツトシフトレフト（×
２）機能を有するシフタ、２ビツトシフトレフト
（×４）機能を有するシフタ、３ビツトシフトレ
フト（×８）機能を有するシフタ、および５ビツ
トシフトレフト（×32）機能を有するシフタのう
ちどれか１つを選択でき、どれも選択しないとき
には“０”を出力する。また、2n倍数発生回路Ｂ
１１６の他の例では、０ビツトシフトレフト（×
１）機能を有するシフタ、１ビツトシフトレフト
（×２）機能を有するシフタ、２ビツトシフトレ
フト（×４）機能を有するシフタ、３ビツトシフ
トレフト（×８）機能を有するシフタ、および４
ビツトシフトレフト（×16）機能を有するシフタ
のうちどれか１つを選択でき、どれも選択しない
ときは“０”を出力する。
この第８図に示す回路を用いて連続マスクビツ
ト数30の演算を行なう動作を以下説明する。
ト数30の演算を行なう動作を以下説明する。
まず、2n倍数発生回路Ａ１１５で３ビツトシフ
トレフト（×８）機能を有するシフタが選択され
23VIが発生する。これとともに2n倍数発生回路Ｂ
１１６で４ビツトシフトレフト（×16）機能を有
するシフタが選択され24VIが発生する。これらの
値23VIと24VIおよびベクトルオペランド第０要素
のアドレス（VH）は第１図のアドレス加算器１
１０で加算され加算結果VH＋8VI＋16VIが生成さ
れる。この値は第１回目の中間結果として２回目
の加算に使用される。次に2n倍数発生回路Ａ１１
５で２ビツトシフトレフト（×４）機能を有する
シフタが選択され22VIが発生する。これとともに
2n倍数発生回路Ｂ１１６で１ビツトシフトレフト
（×２）機能を有するシフタが選択され21VIが発
生する。これらの値22VIと21VIおよび第１回目の
中間結果VH＋16VI＋8VIが加算され、加算結果
VH＋16VI＋8VI＋4VI＋2VIが生成される。これ
はVH＋30VIであり第８図の回路では所望の結果
を得るため２回の加算動作ですむ。
トレフト（×８）機能を有するシフタが選択され
23VIが発生する。これとともに2n倍数発生回路Ｂ
１１６で４ビツトシフトレフト（×16）機能を有
するシフタが選択され24VIが発生する。これらの
値23VIと24VIおよびベクトルオペランド第０要素
のアドレス（VH）は第１図のアドレス加算器１
１０で加算され加算結果VH＋8VI＋16VIが生成さ
れる。この値は第１回目の中間結果として２回目
の加算に使用される。次に2n倍数発生回路Ａ１１
５で２ビツトシフトレフト（×４）機能を有する
シフタが選択され22VIが発生する。これとともに
2n倍数発生回路Ｂ１１６で１ビツトシフトレフト
（×２）機能を有するシフタが選択され21VIが発
生する。これらの値22VIと21VIおよび第１回目の
中間結果VH＋16VI＋8VIが加算され、加算結果
VH＋16VI＋8VI＋4VI＋2VIが生成される。これ
はVH＋30VIであり第８図の回路では所望の結果
を得るため２回の加算動作ですむ。
このシフタ選択のため第１図のベクトルマスク
制御回路１１４は第７図の構成が必要となる。
制御回路１１４は第７図の構成が必要となる。
第３図に示す回路と第７図の回路との主な相違
点は論理回路３０１および３０２である。これ
は、第８図の2n倍数発生回路Ａ１１５および同回
路Ｂ１１６のセクタの構成が第４図の回路のセク
タの構成と異なるためである。
点は論理回路３０１および３０２である。これ
は、第８図の2n倍数発生回路Ａ１１５および同回
路Ｂ１１６のセクタの構成が第４図の回路のセク
タの構成と異なるためである。
以上説明したように、本発明はマスク付ベクト
ル命令の処理で、カウントした値を用いてベクト
ルアドレスインクリメント値の２のべき乗倍を１
個または２個発生する手段を設けることにより、
マスク抑止ビツトに対応するオペランドの不要な
読出しおよび演算をおこなわないように制御して
マスク付ベクトル命令を効率よく処理でき、また
専用乗算器は必要としないため金物量の増加をふ
せぐという効果がある。
ル命令の処理で、カウントした値を用いてベクト
ルアドレスインクリメント値の２のべき乗倍を１
個または２個発生する手段を設けることにより、
マスク抑止ビツトに対応するオペランドの不要な
読出しおよび演算をおこなわないように制御して
マスク付ベクトル命令を効率よく処理でき、また
専用乗算器は必要としないため金物量の増加をふ
せぐという効果がある。
第１図は本発明の一実施例を示す図、第２図は
本発明の適用される中央処理装置を示す図、第３
図は第１図のベクトルマスク制御回路１１４の一
構成例を示す図、第４図は第１の2n倍数発生回路
の一構成例を示す図、第５図は第１図のベクトル
オペランド先取制御回路１０２の構成を示す図、
第６図は本発明の一実施例の動作を説明するため
の図、第７図は第１図のベクトルマスク制御回路
１１４の他の構成例を示す図、および第８図は第
１図２のn倍数発生回路の他の構成例を示す図で
ある。図において、 ２１……記憶制御装置、２２……先行制御装
置、２３……演算実行装置、１０１……命令レジ
スタ、１０２……命令デコーダおよびベクトルオ
ペランド先取り制御回路、１０３……汎用レジス
タフアイル、１０４……入力レジスタ、１０５…
…ベクトルアドレスインクリメントレジスタ、１
０６……ベクトルアドレスレジスタ、１０７……
セレクタＡ、１０８……セレクタＢ、１０９……
セレクタＣ、１１０……アドレス加算器、１１１
……ベクトルアドレスレジスタ、１１２……桁合
せ回路、１１３……連続マスクビツト数カウント
回路、１１４……ベクトルマスク制御回路、１１
５……2n倍数発生回路Ａ、１１６……2n倍数発生
回路Ｂ。
本発明の適用される中央処理装置を示す図、第３
図は第１図のベクトルマスク制御回路１１４の一
構成例を示す図、第４図は第１の2n倍数発生回路
の一構成例を示す図、第５図は第１図のベクトル
オペランド先取制御回路１０２の構成を示す図、
第６図は本発明の一実施例の動作を説明するため
の図、第７図は第１図のベクトルマスク制御回路
１１４の他の構成例を示す図、および第８図は第
１図２のn倍数発生回路の他の構成例を示す図で
ある。図において、 ２１……記憶制御装置、２２……先行制御装
置、２３……演算実行装置、１０１……命令レジ
スタ、１０２……命令デコーダおよびベクトルオ
ペランド先取り制御回路、１０３……汎用レジス
タフアイル、１０４……入力レジスタ、１０５…
…ベクトルアドレスインクリメントレジスタ、１
０６……ベクトルアドレスレジスタ、１０７……
セレクタＡ、１０８……セレクタＢ、１０９……
セレクタＣ、１１０……アドレス加算器、１１１
……ベクトルアドレスレジスタ、１１２……桁合
せ回路、１１３……連続マスクビツト数カウント
回路、１１４……ベクトルマスク制御回路、１１
５……2n倍数発生回路Ａ、１１６……2n倍数発生
回路Ｂ。
Claims (1)
- １ 先行制御装置により解読されたマスク付ベク
トル命令処理を実行するデータ処理システムにお
いて、ベクトルオペランドを１対１でそれぞれマ
スクする複数ビツト中の連続する演算抑止ビツト
の個数をカウントするカウント手段と、このカウ
ント手段でカウントされた値を用いて２のべき乗
倍されたアドレスインクリメント値を１個または
２個発生する発生手段と、この発生手段から発生
された２のべき乗倍されたアドレスインクリメン
ト値とベクトルアドレスとを加算しオペランドア
ドレスを求めるアドレス生成手段とを含むことを
特徴とするベクトルマスク演算制御ユニツト。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16744785 | 1985-07-31 | ||
| JP60-167447 | 1985-07-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62276668A JPS62276668A (ja) | 1987-12-01 |
| JPH0470662B2 true JPH0470662B2 (ja) | 1992-11-11 |
Family
ID=15849870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61167245A Granted JPS62276668A (ja) | 1985-07-31 | 1986-07-15 | ベクトルマスク演算制御ユニツト |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4852049A (ja) |
| JP (1) | JPS62276668A (ja) |
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|---|---|---|---|---|
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-
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