JPS58214963A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
- Publication number
- JPS58214963A JPS58214963A JP9765582A JP9765582A JPS58214963A JP S58214963 A JPS58214963 A JP S58214963A JP 9765582 A JP9765582 A JP 9765582A JP 9765582 A JP9765582 A JP 9765582A JP S58214963 A JPS58214963 A JP S58214963A
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- JP
- Japan
- Prior art keywords
- data
- register
- contents
- vector
- instruction
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明は命令語を処理するデータ処理装置に係り、特に
行列型式のデータを高速に処理するのに好適なベクトル
処理装置に関する。
行列型式のデータを高速に処理するのに好適なベクトル
処理装置に関する。
従来技術
和学技術計算に頻繁に現れる大型行列計算などの高速処
理を行うベクトル処理装置が考案されている。特にベク
トル処理装置に含まれる複数個のパイプライン演算器の
高速性・並列性を有効に発揮するように、演算データの
転送能力を向上させろため、ベクトル・レジスタとその
チェイニング機能を有するベクトル処理装置がある、こ
の中でベクトルレジスタ（以下ＶＲという）は主記憶装
置（９下、Ｍ Ｓという）上に格納されているデータを
取り込み、演算器へのデータ転送能力を高めている点に
おいて、ひじよう罠有効な方法である。しかし従来の技
術においては、ＭＳ上に圧縮されたデータについてはＶ
Ｒ上に取り込む有効な手段がなかった。
理を行うベクトル処理装置が考案されている。特にベク
トル処理装置に含まれる複数個のパイプライン演算器の
高速性・並列性を有効に発揮するように、演算データの
転送能力を向上させろため、ベクトル・レジスタとその
チェイニング機能を有するベクトル処理装置がある、こ
の中でベクトルレジスタ（以下ＶＲという）は主記憶装
置（９下、Ｍ Ｓという）上に格納されているデータを
取り込み、演算器へのデータ転送能力を高めている点に
おいて、ひじよう罠有効な方法である。しかし従来の技
術においては、ＭＳ上に圧縮されたデータについてはＶ
Ｒ上に取り込む有効な手段がなかった。
発明の目的
本発明の目的はＭＳ上に圧縮されたデータをＶＲ上に伸
長する手段を提供すること、およびＶＲ上に伸長された
データをＭＳ上に圧縮された形で格納する手段を提供す
ることにある。
長する手段を提供すること、およびＶＲ上に伸長された
データをＭＳ上に圧縮された形で格納する手段を提供す
ることにある。
このために本発明においては、圧縮されたデータ、およ
び伸長されたデータに対応したマスクレジスタを有し、
マスクレジスタの内容の１を数カウントすることにより
、ＭＳ上より必要な数だけのデータを読み出し、あるい
はＭＳへ必要な数だけのデータを格納する様にした。
び伸長されたデータに対応したマスクレジスタを有し、
マスクレジスタの内容の１を数カウントすることにより
、ＭＳ上より必要な数だけのデータを読み出し、あるい
はＭＳへ必要な数だけのデータを格納する様にした。
発明の実施例
以下、本発明の内容を図示の実施例により詳細に説明す
る。
る。
第１図は本発明が適用されるベクトル処理装置の全体構
成を示したもので、１はベクトル・レジスタ（ＶＲ）、
２はデータ分配回路、３はデータ選択回路、４は演算器
、５は主記憶装置、１０は記憶制御装置である。演算の
処理の流れを簡単に述べると次の通りである、ベクトル
命令はＭＳに格納されているが、これを記憶制御装置１
０に取り込む。記憶制御装置においてベクトル命令が解
読され、演算に必要なデータがＭＳから命令で指定され
た番号のＶＲへ読み出される。Ｖｌ’Ｌへ取り込まれた
データは演算器により演算が行われ、結果が角びＶＲ，
へ書き込まれる。
成を示したもので、１はベクトル・レジスタ（ＶＲ）、
２はデータ分配回路、３はデータ選択回路、４は演算器
、５は主記憶装置、１０は記憶制御装置である。演算の
処理の流れを簡単に述べると次の通りである、ベクトル
命令はＭＳに格納されているが、これを記憶制御装置１
０に取り込む。記憶制御装置においてベクトル命令が解
読され、演算に必要なデータがＭＳから命令で指定され
た番号のＶＲへ読み出される。Ｖｌ’Ｌへ取り込まれた
データは演算器により演算が行われ、結果が角びＶＲ，
へ書き込まれる。
ＭＳへの結果の書き込みは、ＶＲの内容を読み出して行
われる。
われる。
たとえば行列Ａ、ＩＢの加算を行う例では次のようにな
る。
る。
■ ＬＶＲＶＲＯ，ＡＣ行列へをＶＲｏへ格納）■ Ｌ
ＶＲＶＲ２，ｌＢ（行列ＢをＶＲ２へ格納）■ Ｖ Ｅ
Ａ ＶＲ４、ＶＲｏ 、ＶＲ２（Ａ ＋ ［１３−
＋ＶＨ−ｓ）■ ８ＴＶＲＶＲ４，（Ａ＋［ｐをΦへ格
納）この例において、■まずＭＳ上の行列Ａの内容がＶ
Ｒｏへ格納され、■次にＭＳ上の行列出の内容がＶＲ２
へ格納される。この後、■ｖ）ｔｏトＶＲ２の内容が加
算され結果がＶＲ４へ格納される。
ＶＲＶＲ２，ｌＢ（行列ＢをＶＲ２へ格納）■ Ｖ Ｅ
Ａ ＶＲ４、ＶＲｏ 、ＶＲ２（Ａ ＋ ［１３−
＋ＶＨ−ｓ）■ ８ＴＶＲＶＲ４，（Ａ＋［ｐをΦへ格
納）この例において、■まずＭＳ上の行列Ａの内容がＶ
Ｒｏへ格納され、■次にＭＳ上の行列出の内容がＶＲ２
へ格納される。この後、■ｖ）ｔｏトＶＲ２の内容が加
算され結果がＶＲ４へ格納される。
加算の演算が終了すると、■ＶＦＬ４の内容がＭＳ上の
行列Ｃへ格納される、 これらの動作においてＶＲの長さは有限個である（第１
図の実施例では１２８要素格納できる）ため行列の要素
数が１２８より大きい場合は、演Ｘ要素数を１２８単位
に区切って処理する必要がある。
行列Ｃへ格納される、 これらの動作においてＶＲの長さは有限個である（第１
図の実施例では１２８要素格納できる）ため行列の要素
数が１２８より大きい場合は、演Ｘ要素数を１２８単位
に区切って処理する必要がある。
このため第２図に示す様な、ＭＳ上の圧縮されたデータ
をＶＲ上に伸長１′る命令−１，ＶＲ，Ｅ（Ｌｏａｄ
Ｖｅｃｔｏｒ Ｒｅｇｉｓｔｅｒ Ｅｘｐａｎｄｉｎｇ
）−などでは、ＶＲ上の要素数とＭＳ上の要素数が異
なるため、単純には処理できない。また第６図に示す例
はＶＲ上に伸長されたデータをＭＳ上に圧縮する命令−
８Ｔ Ｖ ＲＣ（５ｔｏｒｅ Ｖｅｃｔｏｒ Ｒｅｇ−
ｉｓｔｅｒ Ｃｏｍｐｒｅｓｓｉｎｇ ）−も同様であ
る。これらの命令の処理は＋ ＬＶＲＥにおいてはＭＳ
上に圧縮されたデータ（第２図ではａ。ｔａ＋＊ａｔｖ
ａｓで示す）を演算器により生成されたマスクレジスタ
の内容を見て１′のあるエレメントについてＶＲ上にａ
。Ｉａｌ＃’・・・をロードして行く。マスクレジスタ
の内容が％ ｏＬに相当するエレメントについてはＶＲ
上には・０′をロードする。５ＴＶＲＣの場合はこの逆
の処理を行う。すなわちＶＲ上のデータをマスクレジス
タの内容が１′に相当するエレメントのみを増り出しＭ
Ｓ上に格納して行（Ｏ ＬＶＲＥおよび５ＴＶＲＣという命令は行列のエレメン
トに０′がひじように多い場合、１０′のデータを圧縮
してＭＳ上に格納する場合に有効である。
をＶＲ上に伸長１′る命令−１，ＶＲ，Ｅ（Ｌｏａｄ
Ｖｅｃｔｏｒ Ｒｅｇｉｓｔｅｒ Ｅｘｐａｎｄｉｎｇ
）−などでは、ＶＲ上の要素数とＭＳ上の要素数が異
なるため、単純には処理できない。また第６図に示す例
はＶＲ上に伸長されたデータをＭＳ上に圧縮する命令−
８Ｔ Ｖ ＲＣ（５ｔｏｒｅ Ｖｅｃｔｏｒ Ｒｅｇ−
ｉｓｔｅｒ Ｃｏｍｐｒｅｓｓｉｎｇ ）−も同様であ
る。これらの命令の処理は＋ ＬＶＲＥにおいてはＭＳ
上に圧縮されたデータ（第２図ではａ。ｔａ＋＊ａｔｖ
ａｓで示す）を演算器により生成されたマスクレジスタ
の内容を見て１′のあるエレメントについてＶＲ上にａ
。Ｉａｌ＃’・・・をロードして行く。マスクレジスタ
の内容が％ ｏＬに相当するエレメントについてはＶＲ
上には・０′をロードする。５ＴＶＲＣの場合はこの逆
の処理を行う。すなわちＶＲ上のデータをマスクレジス
タの内容が１′に相当するエレメントのみを増り出しＭ
Ｓ上に格納して行（Ｏ ＬＶＲＥおよび５ＴＶＲＣという命令は行列のエレメン
トに０′がひじように多い場合、１０′のデータを圧縮
してＭＳ上に格納する場合に有効である。
行う記憶制御装置のさらに詳細な図を示す。図において
ＭＳより読み出さおだベクトル命令（この場合はＬＶＲ
Ｅもしくは８ＴＶＲＣ）がベクトル命令解読回路２１に
より命令が解読されベクトルの処理が始まる。たとえば
ＬＹＲＥ命令を例にとると、ＭＳ上のデータのアドレス
は、行列エレメントの先頭アドレスを＆持するアドレス
拳レジスタＶＡＲ２２と、行列エレメント間の距離を保
持するインクリメント−レジスタ■ｌＲ２３の和で次の
様に示される。ＶＡＲ２２゜Ｖ Ｉ Ｒ，２３、ＬＮＧ
２７内の値は命令から与えられる。
ＭＳより読み出さおだベクトル命令（この場合はＬＶＲ
Ｅもしくは８ＴＶＲＣ）がベクトル命令解読回路２１に
より命令が解読されベクトルの処理が始まる。たとえば
ＬＹＲＥ命令を例にとると、ＭＳ上のデータのアドレス
は、行列エレメントの先頭アドレスを＆持するアドレス
拳レジスタＶＡＲ２２と、行列エレメント間の距離を保
持するインクリメント−レジスタ■ｌＲ２３の和で次の
様に示される。ＶＡＲ２２゜Ｖ Ｉ Ｒ，２３、ＬＮＧ
２７内の値は命令から与えられる。
（ＶＡＲ）＋ｎ＊（Ｖｌ）ｔ） （［１：０〜）Ｊ
）ここでｎは行列のエレメント数である。このアドレス
がアドレス加算器２４により生成さｆ′Ｌ−データ線１
４を経由してＭＳへ送られる。
）ここでｎは行列のエレメント数である。このアドレス
がアドレス加算器２４により生成さｆ′Ｌ−データ線１
４を経由してＭＳへ送られる。
アドレスはリクエストと共に必要なエレメント数のみＭ
Ｓへ送られる必要がある。ＬＶ ＢＥもしくは５ＴＶＲ
Ｃ命令９外の場合は、ベクトル命令解読回Ｊ２１により
示されたレングス・しジスタ２７に入っている処理エレ
メント数を減算器３１へ送り、レングス・レジスタの内
容で示されるエレメント数の分だけＭＳヘリクエストが
送られる。ＬＶＲＢもしくは５ＴＶＲＣ命令の場合は、
マスク・レジスタ２５で示された内容の１′の数をビッ
ト数・カウント回路２６によりカウントし結果を減算器
３１へ送り、マスク・レジスタの内容で示された１′の
数の分だけがＭＳヘリクエストが送られる。減算器６１
の出力にはゼロ検出回路６２があり、エレメント・カウ
ントがゼロになるとＡＮＤ回路３６により、これ以上の
リクエストを抑止している。
Ｓへ送られる必要がある。ＬＶ ＢＥもしくは５ＴＶＲ
Ｃ命令９外の場合は、ベクトル命令解読回Ｊ２１により
示されたレングス・しジスタ２７に入っている処理エレ
メント数を減算器３１へ送り、レングス・レジスタの内
容で示されるエレメント数の分だけＭＳヘリクエストが
送られる。ＬＶＲＢもしくは５ＴＶＲＣ命令の場合は、
マスク・レジスタ２５で示された内容の１′の数をビッ
ト数・カウント回路２６によりカウントし結果を減算器
３１へ送り、マスク・レジスタの内容で示された１′の
数の分だけがＭＳヘリクエストが送られる。減算器６１
の出力にはゼロ検出回路６２があり、エレメント・カウ
ントがゼロになるとＡＮＤ回路３６により、これ以上の
リクエストを抑止している。
たとえば、第２図に示すＬＶＲＥ命令を例にとると、Ｍ
Ｓ上の第１エレメントａ。のアドレスが、（ＶＡＲ）＋
ｏ＊（Ｖ Ｉ Ｒ） で示さｎ、読み出しリクエストが
ＭＳへ発行される。ＭＳよりデータａ。が読み出され、
データ送出線１１を経由してＶＲ４へ格納される。 Ｖ
Ｒｉの内容はマスクレジスタ１６の内容（これはマスク
レジスタ２５と胞容は同じもの）を見て、マスクの内容
が０′に対応する部分はＶＲｉに０′を埋め込んで行（
。第２図の例ではａ。の次に０′が坤め込まれ、その次
にはＭＳからのテータａ、およびａ２が、マスクの内容
が、１１／ 、 ｉｌｚであるため格納される。次は
０′が埋め込まれ最後にデータａ３が格納される。第４
図のビット数カウント回路２６ではこの例の場合は４と
なり４の値が減算器３１により、ＭＳヘリクエストが送
出されるごとに−１ずつ減算され、０になった（４ケの
リクエストの送出が完了した時点）ところでＭＳに対す
る読出しリクエストが完了１−る。
Ｓ上の第１エレメントａ。のアドレスが、（ＶＡＲ）＋
ｏ＊（Ｖ Ｉ Ｒ） で示さｎ、読み出しリクエストが
ＭＳへ発行される。ＭＳよりデータａ。が読み出され、
データ送出線１１を経由してＶＲ４へ格納される。 Ｖ
Ｒｉの内容はマスクレジスタ１６の内容（これはマスク
レジスタ２５と胞容は同じもの）を見て、マスクの内容
が０′に対応する部分はＶＲｉに０′を埋め込んで行（
。第２図の例ではａ。の次に０′が坤め込まれ、その次
にはＭＳからのテータａ、およびａ２が、マスクの内容
が、１１／ 、 ｉｌｚであるため格納される。次は
０′が埋め込まれ最後にデータａ３が格納される。第４
図のビット数カウント回路２６ではこの例の場合は４と
なり４の値が減算器３１により、ＭＳヘリクエストが送
出されるごとに−１ずつ減算され、０になった（４ケの
リクエストの送出が完了した時点）ところでＭＳに対す
る読出しリクエストが完了１−る。
第６図に示す８ＴＶＲＣ命令を例にとると−ＬＶＲ，Ｅ
命令と同様にＭＳ士の第１エレメントｂｏのアドレスが
（ＶＡ Ｒ）＋ｏ＊（Ｖ １１（、）でボされ、リクエ
スト（この場合は誉き込みリクエスト）がＭＳへ発行さ
れる。ＶＲからの１き込みデータは、マスクが％１′の
部分に相当（第６図の例では、ｂｏ−ｂ＋ 、−ｂｔ、
ｂｓ ） ”’ｆるデータのみが、記憶制御装置１０を
経由してＭＳへ送られる。このため第４図のビット数カ
ウント回路２６によって、マスクの１′の数がカウント
され（第３図の例では４となる）この数だけＭＳヘリク
エストを送出することになる。
命令と同様にＭＳ士の第１エレメントｂｏのアドレスが
（ＶＡ Ｒ）＋ｏ＊（Ｖ １１（、）でボされ、リクエ
スト（この場合は誉き込みリクエスト）がＭＳへ発行さ
れる。ＶＲからの１き込みデータは、マスクが％１′の
部分に相当（第６図の例では、ｂｏ−ｂ＋ 、−ｂｔ、
ｂｓ ） ”’ｆるデータのみが、記憶制御装置１０を
経由してＭＳへ送られる。このため第４図のビット数カ
ウント回路２６によって、マスクの１′の数がカウント
され（第３図の例では４となる）この数だけＭＳヘリク
エストを送出することになる。
発明の詳細
な説明したごと（、本発明によれば、ベクトル処理装置
において、主記憶装置上におかれた行列の圧縮したデー
タをベクトル・レジスタ上に引き伸１ことが可能となる
。これによりＬＶ）（、Ｅ命令により圧縮データをベク
トル・レジスタ上に引き伸し、様々な演算をベクトル・
レジスタを用いて行った後５ＴＶＲＣ命令を用いて結果
を主記憶装置上に再び圧縮した型にして格納することが
可能である。
において、主記憶装置上におかれた行列の圧縮したデー
タをベクトル・レジスタ上に引き伸１ことが可能となる
。これによりＬＶ）（、Ｅ命令により圧縮データをベク
トル・レジスタ上に引き伸し、様々な演算をベクトル・
レジスタを用いて行った後５ＴＶＲＣ命令を用いて結果
を主記憶装置上に再び圧縮した型にして格納することが
可能である。
第１図は本発明が適用されるベクトル処理装置の全体構
成図、第２図はＬＶＲＥ命令、処理の説明図、第６図は
５ＴＶＲＣ命令処理の説明図、第４図は本発明の中心を
な１−記憶制御装置の一実施例を示す構成図である。 １・・・ベクトル台レジスタ ４・・・演算器 ５・・主記憶装置 １０・・・記憶制御装置 １６．２５・・・マスク・レジスタ ２６・・ビットカウント回路 ろ２・・・ゼロ検出回路 才 ｌ 図 Ｐ ｚ 図 ？ ３ 品
成図、第２図はＬＶＲＥ命令、処理の説明図、第６図は
５ＴＶＲＣ命令処理の説明図、第４図は本発明の中心を
な１−記憶制御装置の一実施例を示す構成図である。 １・・・ベクトル台レジスタ ４・・・演算器 ５・・主記憶装置 １０・・・記憶制御装置 １６．２５・・・マスク・レジスタ ２６・・ビットカウント回路 ろ２・・・ゼロ検出回路 才 ｌ 図 Ｐ ｚ 図 ？ ３ 品
Claims (1)
- 【特許請求の範囲】 １、 行列を処理するベクトル処理装置において、主記
憶装置上の圧縮されたデータとベクトル・レジスタ上の
伸長されたデータ間の転送を行うために圧縮されたデー
タの有効性を示すマスクレジスタの有効ビットをカウン
トする手段と。 転送数をこのカウント数により制御する手段とを備える
ことを特徴とするベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9765582A JPS58214963A (ja) | 1982-06-09 | 1982-06-09 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9765582A JPS58214963A (ja) | 1982-06-09 | 1982-06-09 | ベクトル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58214963A true JPS58214963A (ja) | 1983-12-14 |
Family
ID=14198089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9765582A Pending JPS58214963A (ja) | 1982-06-09 | 1982-06-09 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58214963A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2585859A1 (fr) * | 1985-07-31 | 1987-02-06 | Nec Corp | Unite de commande d'operations de masques vectoriels. |
| JPS62137660A (ja) * | 1985-12-11 | 1987-06-20 | Nec Corp | ベクトル要素数カウンタ |
| CN103988173A (zh) * | 2011-11-25 | 2014-08-13 | 英特尔公司 | 用于提供掩码寄存器与通用寄存器或存储器之间的转换的指令和逻辑 |
| US9501276B2 (en) | 2012-12-31 | 2016-11-22 | Intel Corporation | Instructions and logic to vectorize conditional loops |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5166745A (ja) * | 1974-12-06 | 1976-06-09 | Fujitsu Ltd | Bekutoruenzanseigyohoshiki |
| JPS5760461A (en) * | 1980-09-29 | 1982-04-12 | Control Data Corp | Computer |
-
1982
- 1982-06-09 JP JP9765582A patent/JPS58214963A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5166745A (ja) * | 1974-12-06 | 1976-06-09 | Fujitsu Ltd | Bekutoruenzanseigyohoshiki |
| JPS5760461A (en) * | 1980-09-29 | 1982-04-12 | Control Data Corp | Computer |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2585859A1 (fr) * | 1985-07-31 | 1987-02-06 | Nec Corp | Unite de commande d'operations de masques vectoriels. |
| JPS62137660A (ja) * | 1985-12-11 | 1987-06-20 | Nec Corp | ベクトル要素数カウンタ |
| CN103988173A (zh) * | 2011-11-25 | 2014-08-13 | 英特尔公司 | 用于提供掩码寄存器与通用寄存器或存储器之间的转换的指令和逻辑 |
| CN103988173B (zh) * | 2011-11-25 | 2017-04-05 | 英特尔公司 | 用于提供掩码寄存器与通用寄存器或存储器之间的转换的指令和逻辑 |
| US9501276B2 (en) | 2012-12-31 | 2016-11-22 | Intel Corporation | Instructions and logic to vectorize conditional loops |
| US9696993B2 (en) | 2012-12-31 | 2017-07-04 | Intel Corporation | Instructions and logic to vectorize conditional loops |
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