JPS60215281A - ベクトルデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ベクトル演算のためにリスト・ベクトル形式
で表示されるベクトル・エレメント・データの主記憶か
らの読出し、および主記憶への格納を高速に行うデータ
処理装置に関する。

リスト・ベクトル形式の表示方法の例を第１図（ａ）に
示す。この図は、１０エレメントから成るベクトル・エ
レメント・データ（以後単にデータと略記する）Ｄ（１
〜１０）のうちから、間接アドレスを示す、５エレメン
トからなる間接アドレス・ベクトルＡ（１〜５）の内容
に従ってＤ　（Ａ　（１〜５））＝　（Ｄ（Ａ（１））
、Ｄ（Ａ（２））。

Ｄ（Ａ（３））、ＤＣＡ（４））。

Ｄ（Ａ（５））） のデータを選択することを意味している。すなわち、第
１図（ｂ）に示すように、主記憶上に格納されたデータ
Ｄ（１〜ｌＯ）の内１間接アドレスベクトル要素Ａ（１
〜５）でそれぞれ指定されるベクトル要素Ｄ（２）、　
Ｄ（３）、　Ｄ（５）、　Ｄ（７）、　Ｄ（１０）が選
択的に指定される。間接アドレスベクトルＡ（１〜５）
の各要素は、Ｄ（１〜１０）の先頭アドレス、即ちＤ（
１）から指定すべき要素Ｄ（ｉ）までの距離（これらの
要素のアドレス差）を示し、以下、この距離を間接アド
レスと呼ぶことにする。

今、データＤ（１〜ｍ）の各要素、間接アドレス・ベク
トルＡ（１〜ｎ）の各要素がそれぞれ主記憶に同一距離
で規則正しく格納されており、ｍ≧ｎとする。間接アド
レスベクトルの隣接する要素間の距離をインクリメント
値と呼ぶ。このような条件の下で、データＤ　（Ａ（１
〜ｎ））を主記憶から読出す場合の手順を第２図（ａ）
ｔ　（ｂ）を用いて説明する。

第２図（ａ）は、上記目的のために考えうるアドートを
示す。データの読出しに先立って、インクリメント値を
インクリメント・レジスタ４に、読出しデータＤ（１〜
ｍ）の先頭の要素Ｄ（１）のアドレスを選択器１０を介
してアドレス・レジスタ３にセットし、間接アドレスベ
クトルＡ（１〜５）の先頭の要素Ａ（１）が記憶されて
いる主記憶（図示せず）上のアドレスを、選択器ｌＯを
介してアドレスレジスタ２にセットしておく。

まず、アドレス・レジスタ２の値と零の値を、それぞれ
、選択器１４、選択器１５を介してアドレス加算器１１
に入力し、加算結果のアドレス、即ち、間接アドレスＡ
（１）を指定するアドレスをアドレス・レジスタ１２に
ストアした後、主記憶に転送して読出しリクエストを発
行する。同時に、上記アドレス・レジスタ１２の値を選
択器１ｏを介してアドレス・レジスタ２にセットする。

次に、間接アドレスＡ（１）を主記憶から読出してアド
レス・レジスタ５１にセットする。引続いて、アドレス
・レジスタ３と、アドレス・レジスタ５１の値を、それ
ぞれ、選択器１４９選択器１５を介してアドレス加算器
１１に入力し、加算結果のアドレス、即ち、要素ｏ　（
Ａ（１））のアドレスをアドレス・レジスタ１２を介し
て主記憶に転送して銃器しリクエストを発行する。そし
て、次にＤ　（Ａ（１））を主記憶から読出して１番目
の要素Ｄ　（Ａ（１））の読出し処理を終了する。次に
要素り、（Ａ（２））を読出すために、アドレスレジス
タ２とインクリメントレジスタ４の値をそれぞれ選択器
１４．１５を介して加算器１１に入力し、加算の結果、
アドレスＡ（２）を指定するアドレスをアドレスレジス
タ１２にストアした後、主記憶をこのアドレスＡ（２）
を指定するアドレスでもってアクセスし、間接アドレス
Ａ（２）をレジスタ５１にセットする。この間接アドレ
スＡ（２）と、レジスタ３の内容をそれぞれセレクタ１
５．１４を介して加算器１１に入力し、加算結果でもっ
て、要素Ｄ　（Ａ（２））を主記憶から読出す。以下同
様にして３〜５番目の要素の処理を行なってデータＤ　
（Ａ（３〜５））を読出す。このように、間接アドレス
Ａ（ｉ）の読出しリクエスト、Ａ（ｉ）の読出し、要素
ｏ　（Ａ（ｉ））のアドレス計算とＤ　（Ａ（ｉ））の
読出しリクエスト、Ｄ　（Ａ（ｉ））の読出しの各処理
が終了してから次の（ｉ＋１）番目の要素処理を行なう
ため、複数の要素に対する上記の各処理が並列に動作で
きない従って、このためベクトルデータの読出し速度が
遅くなるという問題がある。

今までの説明はリスト・ベクトル表示でのデータの読出
しの場合であったが、データの書込みの場合についても
同様の問題点かあ°る。なお、書込みの場合の例として
は、第１図において、データＤ　（Ａ（１〜５））をあ
る演算での出力結果と考え、この値を、間接アドレス・
ベクトルＡ（１〜５）の値に従って、主記憶上に割当て
られているデータＤ（１〜１０）のための位置に書込む
場合が考えられる。なお、この場合、間接アドレス・ベ
クトルＡ（１〜５）は、主記憶上に置いたものでも良い
し、また、ある演算での出力結果をベクトル・レジスタ
（ベクトル・エレメント・データを格納するレジスタ群
）に格納したものでも良い。いずれの場合も、ベクトル
データの処理時間が長いという問題がある。

本発明は、リスト・ベクトル表示のデータを、読出すた
め、あるいは書込むために、主記憶にアクセスする場合
に、アクセスのためのアドレス計算処理と該計算された
アドレスによる主記憶のアクセス処理とをこのアクセス
に必要なベクトルデータのストア手段へのアクセス動作
に並行して実行可能なデータ処理装置を提供することを
目的とする。

このため１本発明によるデータ処理装置は、間接アドレ
ス・ベクトルを格納するベクトル・レジスタと、当該ベ
クトル・レジスタに間接アドレス・ベクトルを連続して
順次格納する手段と、このベクトル・レジスタから間接
アドレス・ベクトルを連続して順次読出してデータのア
ドレスを生成する手段とを有することによって、データ
の主記憶からの連続読出し主記憶への連続書込みを行う
。

以下、実施例に従って本発明を説明する。

第３図は本発明の一実施例を示す。本図は、データＤ（
１〜ｍ）、間接アドレス・ベクトルＡ（１〜ｎ）がそれ
ぞれ主記憶に同一距離で規則正しく格納されており、こ
の間接アドレス・ベクトルＡ’　（１〜ｎ）を参照して
データＤ　（Ａ（１〜ｎ））を主記憶から読出す場合の
装置構成を示す。

但し、■≦Ａ（ｉ）５ｍ　（ｉ　＝　１　、　２＋　３
ｙ　−・・・ｎ）とする。図中、１は主記憶、２，３．
１２はアドレス・レジスタ、４はインクリメント・レジ
スタ、１０．１４．１５は選択器、１１はアドレス加算
器、２０はエレメントカウンタ（ＥＣ）、２１゜３８．
４３，４５，５０はカウントアツプ（＋１加算）回路（
ＣＵＰ）、２２はエレメント・レングス・レジスタ（Ｅ
ＬＲ）、２３は比較器（ＧＯＭＰ）、２４．２９，３１
，３３．３５はセット信号（ｓ、ＥＴ）、２５．２Ｂ、
３０，３２．３４はリセット信号（Ｒ８Ｔ）、２６は一
致信号、２７は演算制御回路、３６はリクエスト信号（
ＲＥＱ）。

３７．４４は書込みカウンタ（ＷＣ）、＠９，４１゜４
’６．４８は解読器１．４０はベクトル・レジスタ、４
２．４９は読出しカウンタ、４７はベクトル・レジスタ
、２００は命令バッファ、２０１は命令読出し線、２０
２は命令終了信号である。ベクトル・レジスタ４７およ
び４０は、Ｑ個のレジスタ群から構成され０個のデータ
を格納できる。以下の説明では、ｎ≦Ωの場合について
説明するが、ｎ＞Ωの場合では、データを０個の処理単
位に分割して処理すれば良い。なお、本実施例のタイム
チャー、ト（ｎ≦Ｑの場合）を第４図に示す。

最初、処理すべきエレメント数ｎをエレメント・レング
ス・レジスタ（ＥＬＲ）２２に、間接アドレスベクトル
Ａ（１〜ｎ）のインクリメント値をインクリメント・レ
ジスタ（ＩＣＲ）４に、データＤ（１〜ｍ）の先頭エレ
メントＤ（１）のアドレスをアドレス・レジスタ３に、
間接アドレス・ベクトルＡ（１〜ｎ）の先頭エレメント
Ａ（１）のアドレスを選択器１０を介してアドレス・レ
ジスタ２にそれぞれセットする。

次に、演算制御回路２７は、命令バッファ２００より命
令読出し線２０１を介して、間接アドレス・ベクトルＡ
（１〜ｎ）を主記憶ｌから読出してベクトル・レジスタ
（ＶＲ）４０に格納する命令を取込む。演算制御回路２
７は上記命令を解読して演算に必要な制御を次のように
行なう。

まず、す；ット信号（Ｒ８Ｔ）２５，３０を発行して、
それぞれ、エレメントカウンタ（ＥＣ）２０゜書込みカ
ウンタ（ＷＣ）３７をゼロクリアする。

引続いて、セット信号（ＳＥＴ）２４を送出して。

エレメントカウンタ２０の値をカウントアツプ回路（Ｃ
ＵＰ）２１でプラス１する。このとき、カウントアツプ
回路２１の出力は、比較器（ＧＯＭＰ）’２３に入力さ
れ、エレメント・レングス・レジスタ２２の値と比較さ
れる。この比較演算結果、両者の値が同じであれば、一
致信号２６として演算制御回路２７に送出され、終了の
判定に使用される。上記セット信号２４は一致信号２６
が検出されるまでｎ回毎サイクル送出され、このセット
信号２４と同期して、リクエスト信号（ＲＥＱ）３６が
主記憶１に送出される。リクエスト信号３６は主記憶１
に対して間接アドレス・ベクトルＡ（１〜ｎ）の読出し
を指示するものであり、第４図のようにエレメント１か
らｎまで順に毎サイクル送出される。このとき、読出し
アドレスは次のようにして生成される。最初のエレメン
トＡ（１）のアドレスは、アドレス・レジスタ２の値と
データ１１０　ｋｌを、それぞれ、選択器１４．１５を
介してアドレス加算器１１に入力し、両者の値を加算（
実質的にはアドレス・レジスタ２の値そのもの）ｊるこ
、とにより生成され、加算結果はアドレス・レジスタ１
２を介して主記憶１に送出される。このとき、また加算
結果を選択器１０を介してアドレス・レジスタ２にセッ
トして、次のエレメントＡ（２）のアドレスを生成する
のに使用する。２番目のエレメントＡ（２）のアドレス
は、１番目のエレメントのアドレス計算でセットしたア
ドレス・レジスタ２の値とインクリメント・レジスタ４
の一値を、それぞれ、選択器１４，１．５を介してアド
レス加算器１１に入力し、両者の値を加算して生成され
、加算結果はアドレス・レジスタ１２を介して主記憶１
に送出されると同時に、選択器１０を介してアドレス・
レジスタ２にセットし、第３′番目のエレメントＡ（２
）のアドレスを生成する際に使用する。以下同様の操作
により順次アドレスを生成し、リクエスト信号３６と同
期して毎サイクル主記憶に送出するようにパイプライン
制御される。

引続いて、リクエスト信号３６の４サイクルのディレィ
信号であるセット信号３工を送出する。

セット信号３１が送出されると、書込みカウンタ（ＷＣ
）３７の値をカウントアツプ回路３８に入力して、プラ
ス１し、その結果をカウンタ３７にストアする。このと
き同時に、カウントアツプ前の書込みカウンタ３７の値
を解読器３９で解読し、解読結果により指定されるベク
トル・レジスタ４０のレジスタ番号に、主記憶工から読
出した間接アドレス・ベクトルＡ（１〜ｎ）を格納する
。

なお、主記憶１からの読出しデータは、リクエスト信号
３６の送出後、４サイクルでベクトル・レジスタ４０に
到達すると仮定している。第４図に示すように、ベクト
ル・レジスタ４０へのＡ（１〜ｎ）の書込みは、最初の
セット信号２４が送出さ九てから、即ち、最初のリクエ
スト信号３６が送出されてから、４サイクル後に開始さ
れ、ｎサイクルの間、毎回行なわれる。上記処理の終了
後、演算制御回路２７が命令バッファ２００に命令終了
信号２０２を送出し、次に処理すべき命令、すなわち、
ベクトル・レジスタ４０の値を間接アドレスＡ（１”ｎ
）として、Ｄ（Ａ（１〜ｎ））を主記憶入から読出して
ベクトル・レジスタ４７に格納する命令を、命令バッフ
ァ２００から命令読出し線２０１を介して取込む。そし
て、上記命令を解読して演算に必要な制御を次のように
行なう。

まず、リセット信号２５，２８，３４を送出して、それ
ぞれエレメントカウンタ２０、読出しカウンタ４２、書
込みカウンタ４４をゼロクリアする。

引続いて、セット信号２４を送出して、エレメントカウ
ンタ２０の値をカウントアツプ回路２１でプラス１する
。このとき、カウントアツプ回路３２１の出力は、比較
器２３に入力され、前述の如く終了の判定に使用される
。このセット信号２４は一致信号２６が検出されるまで
ｎサイクルの間、■サイクルごとに、送出され、これと
同期してセット信号２９とリクエスト信号３６が送出さ
れる。

リクエスト信号３６は主記憶１に対してリスト・ベクト
ルＤ　（Ａ（１〜ｎ））の読出しを指示するものであり
、第４図のようにエレメント１からｎまで順に毎サイク
ル（セット信号２４と同期して）送出される。なお、最
初のリクエスト信号が送出されるタイミングは、前述の
処理に於て、Ａ（ｎ）のベクトル・レジスタ４０への書
込み後、４サイクルである。リクエスト信号３６と同期
して、読出したアドレスがアドレス・レジスタ１２を介
して主記憶１に転送されるが、このアドレス生成を次の
ようにして行う。セット信号２９がリクエスト信号３６
と同期して送出されると、読出しカウンタ４２の値をカ
ウントアツプ回路４３に入力してプラス１する。このと
き同時に、カウントアツプ前の書込みカウンタ４２の値
を解読器４１で解読し、解読結果により指定されるレジ
スタ番号から間接アドレスを読出し、選択器１５を介し
てアドレス加算器１１に入力する。アドレス加算器１１
の他方の入力には、選択器１４を介してアドレス・レジ
スタ３の値を入力する。そして、加算結果のアドレスを
アドレス・レジスタ１２を介して主記憶Ｉに送出する。

引続いて、リクエスト信号３６の４サイクルのディレィ
信号であるセット信号３５が送出される。

セット信号３５が送出されると、書込みカウンタ４４９
値をカウントアツプ回路４５に入力してプラス１すると
同時に、カウントアツプ前の書込みカウンタ４４の値を
解読器４６で解読し、解読結果により指定されるベクト
ル・レジスタ４７のレジスタ番号に、主記憶１から読出
したデータＤ（Ａ、（１〜ｎ））を順次格納する。なお
、主記憶１から読出したデータは、リクエスト信号３６
の送出後、４サイクルでベクトル・レジスタ４７に到達
するものとする。第４図に示すように、ベクトル・レジ
スタ４７へのＤ　（Ａ（１〜ｎ））の書込みは、最初の
リクエスト信号３６が送出されてから４サイクル後に開
始され、ｎサイクルの間、１サイクルごとに行なわれる
。上記処理の終了後。

演算制御回路２７が命令バッファ２００に命令終了信号
２０２を送出してリスト・ベク゛トルＤ　（Ａ（１〜ｎ
））の読出しを完了する。なお、例えばベクトル・レジ
スタ４７に読出された値を演算器に転送するような命令
が次に続く場合には、読出しカウンタ４９（前述の如く
、リセット信号３２によるゼロクリアが前もって必要）
、カウントアツプ回路５０、解読器４１１！を用い、演
算制御回路２７から送出されるセット信号３３と同期し
てベクトル・レジスタ４７の値を順次読出して演算器１
４７に転送することになる。

第５図は本発明の他の実施例を示す。図中、第３図と重
複しない部分の記号説明のみを以下に列記する。１１６
，１２３，１３０，１３７は書込みカウンタ、１１７，
１２２，１２４，１２９゜１３１．１３６，１３８，１
４３はカウントアツプ回路、１１８，１２０，１２５，
１２７゜１３２．１３４，１３９，１４１は解読器、１
１９．１２６，１３３はベクトル・レジスタ、１４０は
ベクトルレジスタ、１２１，１２８゜１３５．１４２は
読出しカウンタ、１００，１０２．１０４，１０６，１
０８，１１０，１１２゜１１４はリセット信号、１０１
，１０３，１０５゜１０７．１０９，１１１，１１３，
１１５はセット信号、１４４〜１４６は選択器、１４７
は演算器、２０３は演算指示信号である。以下では、本
実施例を用いて、リスト・ベクトル表示のデータＤ　（
Ａ、（１〜ｎ）　＋Ｂ　（１〜ｎ））を主記憶１から読
出す場合の手順を示す。なお、第３図の実施例に於ては
、ベクトル・レジスタ４０は間接アドレスを格納するた
めにのみ使用しているが、本実施例のベクトル・レジス
タ１１９，１２６，１３３゜１４０は間接アドレス以外
のデータも格納でき、即ち、第３図のベクトル−・レジ
スタ４ｏおよびベクトル・レジスタ４７のいずれの使用
法と同様の使用法ができるものとする。また、Ｄ（１〜
ｍ）ｔＡ　（１〜ｎ）　、’　Ｂ　（１〜ｎ’）は主記
憶１上に同一距離で規則正しく格納されているものとし
、以下の条件を満すものとする。

１≦Ａ　（ｉ）　十Ｂ　（ｉ）５ｍ （但し、１＝＝１，２１　３ｍ　・・・・・・ｙ　ｎ）
また、本実施例の説明では、ｎ≦Ｑ　（（ｌはベクトル
・レジスタのレジスタ数）とし、タイムチャートを第６
図に記す。

（１）Ａ（１〜ｎ）の読出し 最初、エレメント数ｎをエレメント・レングス・レジス
タ２２に、インクリメント値をインクリメント・レジス
タ４に、先頭の要素Ａ（１）のアドレスを選択器１０を
介してアドレス・レジスタ２にセットする。

次に、演算制御回路２７は、命令バッファ２００より命
令読出し線２０１を介して、Ａ（１〜ｎ）を主記憶ｌが
ら続出して、ベクトル・レジスタ１１９に格納する命令
を取込む。演算制御回路２７は上記命令を解読して演算
に必要な制御を次のように行なう。まず、リセット信号
２５．１０２を送出して、それぞれエレメントカウンタ
２０、書込みカウンタ１１６をゼロクリアする。引続い
て、セット信号２４を送出して、エレメントカウンタ２
０の値をカウントアツプ回路２１でプラス１する。この
とき、カウントアツプ回路２１の出力は、比較器２３に
入力され、エレメント・レングス・レジスタ２２の値と
比較される。この比較演算結果、両者の値が同じであれ
ば、一致信号２６として演算制御回路２７に送出され、
終了の判定に使用される。上記セット信号２４は一致信
号２６が検出されるまでｎサイクルの間、各サイクル送
出され、このセット信号２４と同期して、リクエスト信
号３６が主記憶１に送出される。第６図のタイムチャー
トは、Ａ（１）の読出しリクエスト、即ち最初のリクエ
スト信号３６が送出される時点以降の時間関係を示して
いる。第６図に示すように、リクエスト信号３６はエレ
メント１からｎまで順に毎サイクル送出される。これと
同期して読出しアドレスを順次生成する必要があるが、
このアドレス生成は第３図の実施例に於て、Ａ（１〜ｎ
）を読出す場合と同様である。引続いて、リクエスト信
号３６の４サイクルのディレィ信号であるセット信号１
０３を送出する。このセット信号１０３により、主記憶
１から読出されるＡ（１〜ｎ）を順次、主記憶１にデー
タ線１５０により接続されたベクトル・レジスタ１１９
に格納する。この場合の制御は、書込みカウンタ１１６
、カウントアツプ回路１１７、解読器１１８を用いて、
第３図の実施例に於けるＡ（１〜ｎ）の読出しの場合と
は同様の方法で行なわれる。なお、第６図に示すように
、ベクトル・レジスタ１１９へのＡ（１〜ｎ）の書込み
は。

最初のリクエスト信号３６が送出されてから、４サイク
ル後に開始され、ｎサイクル毎回行なわれる。

（２）Ｂ（１〜ｎ）の読出し 上記処理の終了後、演算制御回路２７が命令バッファ２
００に命令終了信号２０２を送出する。

続いて、インクリメント値をインクリメント・レジスタ
４に、先頭アドレスをアドレス・レジスタ２にセットす
る。次に、演算制御回路２７は、命令バッファ２００よ
り次に処理すべき命令、即ち、Ｂ（１”ｎ）を主記憶１
から読出して、ベクトル・レジスタ１２６に格納する命
令を取込んで、処理に必要な制御を行なう。まず、リセ
ット信号２５．１０６を送出して、それぞれエレメント
カウンタ２０、書込みカウンタ１２３をゼロクリアする
。引続いて、セット信号２４、リクエスト信号３６（セ
ット信号２４と同期）、セット信号１０７　（リクエス
ト信号３６の４サイクルのディレィ）を送出する。リク
エスト信号３６に同期した読出しアドレスの生成方法は
、第３図の実施例に於て、Ａ（１〜ｎ）を読出す場合と
同様である。

また、セット信号１０７と同期して、主記憶１から読出
されるＢ（１〜ｎ）を順次、主記憶ｌにデータ線１５０
を介して接続されたベクトル・レジスタ１２６に格納す
るが、この場合の制御は、書込みカウンタ１２３、カウ
ントアツプ回路１２４゜解読器１２５を用いて、第３図
の実施例の場合と同様に行なわれる。第６図に示すよう
に、リクエスト信号３６は、Ａ（ｎ）をベクトル・レジ
スタ１１９に格納後、４サイクル目から送出が開始され
、ｎ回毎サイクル送出される。また、ベクトル・レジス
タ１２６へのＢ（１〜ｎ）の格納は、リクエスト信号３
６より４サイクル遅れて順次行なわれる。

（３）　Ａ（１〜ｎ）十Ｂ（１〜ｎ）の演算とＤ　（Ａ
（１〜ｎ）　十Ｂ　（１〜ｎ））の読出しく２）の処理
終了後、演算制御回路２７が命令バッファ２００に命令
終了信号２０２を送出する。続いて、Ｄ（１〜ｍ）の先
頭アドレス、即ち要素Ｄ（１）のアドレスをアドレス・
レジスタ３にセットする。

次に、演算制御回路２７は、命令バッファ２００より命
令読出し８２０１を介して、Ａ（１”ｎ）とＢ（１〜ｎ
）ｔｒ、それぞれ、ベクトル・レジスタ１１９と１２６
から読出して演算器１４７で加算し、加算結果をベクト
ル・レジスタ１３３に格納する命令と、ベクトル・レジ
スタ１３３に格納されるＡ　（１〜ｎ　）　＋　Ｂ　（
１〜ｎ　）を間接アドレスとし、Ｄ　（ＡＣｌ　〜ｎ）
　＋Ｂ　（１〜ｎ））を主記憶１から読出してベクトル
レジスタ１４０に格納する命令を取込んで、処理に必要
な制御を行なう。まず、リセット信号２５゜１００．１
０４，１１０，１０８，１１４を送出して、それぞれ、
エレメントカウンタ２０、読出しカウンタ１２１、読出
しカウンタ１２８、書込みカウンタ１３０、読出しカウ
ンタ１３５、書込みカウンタ１３７をゼロクリアする。

引続いて、セット、信号２４を送出して、エレメントカ
ウンタ２０の値をカウントアツプ回路２１でプラス１す
る。このとき、カウントアツプ回路２１の出力は比較器
２３に入力され、エレメント・レングス・レジスタ２２
の値と比較される。セット信号２４は一致信号２６が検
出さ九るまでｎ回毎サイクル送出されるが、この信号と
同期してセット信号１０１、セット信号１０５が演算制
御回路２７から送出される。また、セット信号１０１の
１サイクルのディレィである演算指示信号２０３．２サ
イクルのディレィであるセット信号１１１が送出される
。セット信号１０１が送出されるとベクトル・レジスタ
１１９に格納されているＡ（１〜ｎ）の値を読出し、線
１５１と選択器１４５を介して演算器１４７に、セット
信号１０５が送出されるとベクトル・レジスタ１２６に
格納されているＢ　（１〜ｎ）の値を読出し、線１５２
と選択器１４６を介して演算器１４７に入力される。な
お、Ａ（１〜ｎ）をベクトル・レジスタ１１９から読出
す揚器、読出しカウンタ１２１、カウントアツプ回路１
２２、解読器１２０を用いて制御し、また、Ｂ　（，１
〜ｎ）をベクトル・レジスタ１２６から読出す場合、読
出しカウンタ１２８、カウント７、ソー１／１面蚊１つ
ｑ　偲姑輿１つ７九田１１ｆ勿１伽する。ベクトル・レ
ジスタ１１９，１２６から読出されたデータは、演算器
１４７に入力され、加算を指示する演算指示信号２０３
に基づいて１サイクルで加算され、演算後１サイクルで
加１６０を介してベクトル・レジスタ１３３に格納され
る。

演算結果の格納は、セット信号１１１と同期して行なわ
れ、このとき、書込みカウンタ１３０．カウントアツプ
回路１３１、解読器１３２により制御される。ベクトル
・レジスタ１１９と１２６から、それぞれ、最初のエレ
メントＡ（１）、　Ｂ（１）を読出す時点は、第６図に
示すように前回の処理に於て、Ｂ（ｎ）を主記憶１から
読出してベクトル・レジスタ１２６に格納後、４サイク
ル目であり、以後ｎ回毎サイクル順次読出される。また
、演算器１４７での演算は読出しから１サイクル後、演
算！果のベクトル・レジスタ１４０への格納は読出しか
ら２サイクル後である。

引続いて、セット信号１０１の３サイクルのディレィで
あるセット信号１０９、およびリクエスト信号３６が、
また、セット信号１０１の７サイクルのディレィである
セット信号１１５が演算制御回路２７から送出される。

セット信号１０９が送出されるとベクトル・レジスタ１
３３がらＡ　（１−ｎ　）　＋　Ｂ　（１〜ｎ　）が読
出され、線１５３、選択器１４４、線１５５、選択器１
５を介してアドレス加算器１１に転送される。アドレス
加算器の他方の入力には、アドレス・レジスタ３の値が
入力され、これら２人力が加算され、Ｄ　（Ａ（１〜ｎ
）　十Ｂ　（１〜ｎ））の読出しアドレスとして、アド
レス・レジスタエ２を介し−て主ｉ憶１に転送される。

このアドレス転送と同期して、前述のリクエスト信号３
６が演算制御回路２７がら主記憶１に送出される。なお
、ベクトル・レジスタ１３３の読出しに於ては、読出し
カウンタ１３５、カウントアツプ回路１３６、解読器１
３４により制御される。また、主記憶１がらの読出しデ
ータＤ　（Ａ（１〜ｎ）　十Ｂ　（１〜ｎ）、）は、リ
クエスト信号３６の送出後、４サイクルで線１５０を介
してベクトルレジスタ１４０に到達し、格納される。こ
の格納はセット信号１１５と同期し、書込みカウンタ１
３７、カウントアツプ回路１３８、解読器１３９により
制御される。第６図に示すように、ベクトル・レジスタ
１３３からのＡ　（１〜ｎ　）　＋　Ｂ　（１〜ｎ　）
の読出しとＤ　（Ａ（１”ｎ）　十Ｂ　（１〜ｎ））の
読出しリクエストは演算器１４７から出力されるＡ　（
１）　＋　Ｂ　（１）をベクトル・レジスタ１３３に格
納する１サイクル後から送出が開始され、以後、順次ｎ
回毎サイクル送出される。また、主記憶１からの読出し
データＤ　（Ａ（１〜ｎ）＋Ｂ　（１〜ｎ））は、読出
しリクエスト、即ちリクエスト信号３６の送出から４サ
イクル遅れてベクトルレジスタ１４０に格納される。最
後のエレメントＤ　（Ａ（ｎ）＋　Ｂ　（ｎ））がベク
トルレジスタ１４０に格納された後、演算制御回路２７
が命令バッファ２００に命令終了信号２０２を送出して
処理を完了する。なお、例えば、ペクト、ルレジスタ１
４０に格納したデータを順次演算器１４７に転送するよ
うな場合には、読出しカウンタ１４２（これは、前述の
如く、リセット信号゛１１２によりゼロクリアされる。

）、カウントアツイ回路１４３、解読器１４１により制
御され、セット信号１１３と同期して読出されることに
な葛。主記憶１からの読出しデータは、リクエスト信号
３６が送出されてから４サイクル後にベクトルレジスタ
に格納されると仮定したが、この場合に限られない。ま
た、命令処理の区切りに４サイクルのオーバヘッドを仮
定したが、このサイクル数は極力少なくなるように制御
されるべきものである。また、本実施例では、リストベ
クトル表示のデータを主記憶から読出す場合を記したが
、主記憶へ書込む場合も容易に実現できる。

以上のように１本発明によれば、ベクトルデータの読出
し又は書込みアドレスの発生と、読出されたベクトルデ
ータのレジスタへのズトアとが並列に処理できる。この
ため、ベクトルデータの処理速度が向上する。

【図面の簡単な説明】

第１図（ａ）はリストベクトル形式でのベクトル表示の
一例を示す図、（ｂ）は、間接アドレスと、これにより
、読出されるベクトルデータの関係を示す図、第２図（
ａ）は考えうるベクトルデータ続出しアドレス計算回路
図、（ｂ）は、その動作のタイムチャート、第３図は、
本発明によるベクトルデータ処理装置の概略ブロック図
、第４図は、第３図の装置の動作のタイムチャート、第
５図は、本発明による他のベクトルデータ処理装置の概
略ブロック図、第６図は、第５図の装置の動作のタイム
チャートである。 ２．３．１２・・・アドレスレジスタ、４・・・インク
リメントレジスタ、１１・・・加算器、２０・・・エレ
メントカウンタ、４２．４９・・・読出しカウンタ、３
７．４４・・・書込みカウンタ、２１，３８，４３゜４
５．５０・・・カウントアツプ回路、２２・・・エレメ
ントレングスレジスタ、２３・・・比較器、４０・・・
ベクトル・レジスタ、４７・・・ベクトル・レジスタ。 第１図 （沈） ＤｒＭｒ：Ｎ５ｇ）Ｎ　Ｄ（１０）、　Ａ　（ｊ）（ム
） 第２図（紗 ｆ）　（ｔ）　１９スＦアアドしス

Claims (1)

1. 【特許請求の範囲】 ■１間接アドレスベクトルデータに基づき、演算用ベク
   トルデータに関して記憶装置をアクセスするためのベク
   トルデータ処理装置であって、該間接アドレスベクトル
   データの複数の要素を記憶するための第１手段と、 該第１の手段に対して、前記間接アドレスベクトルデー
   タの各要素の記憶領域を順次アクセスするための第１の
   アクセス手段と、 該読出された間接アドレスベクトルデータの要素に基づ
   いて、該演算用ベクトルデータに関して該主記憶装置を
   アクセスするためのアドレスを順次発生する手段と、 該アドレス発生手段により発生されたアドレスを伴なっ
   て、該記憶装置に順次アクセス要求を発生する手段とか
   らなることを特徴とするベクトルデータ処理装置。 ２、該アドレス発生手段は、該演算用ベクトルデータの
   先頭の要素の該主記憶装置上のアドレスを記憶するため
   の第１のレジスタと、該第１の手段から読出された該間
   接アドレスベクトルデータの１要素と該先頭要素アドレ
   スとを加算する第１の加算手段とを有する第１項のベク
   トルデータ処理装置。 ３、該要求発生手段は、該第１の加算手段の出力をくり
   返しストアする第２のレジスタと、該第２のレジスタの
   出力を該主記憶装置に送出する手段と、該第２のレジス
   タへのストア動作に同期して、該主記憶装置にアクセス
   要求を発生する手段とを有する第２項のベクトルデータ
   処理装置。 ４、該間接アドレスベクトルデータの先頭の要素の、該
   主記憶装置上のアドレスをストアするための第３のレジ
   スタと、該間接アドレスベクトルの隣接要素に対するア
   ドレスの差を記憶するための第４のレジスタと、該第３
   ．第４のレジスタの内容を加算する第２の加算手段と、
   その加算結果を該第３のレジスタにくり返しストアする
   手段と、該加算結果を伴なって、かつ、該第２のレジス
   タへのストア動作に同期して該主記憶装置に読出しアク
   セス要求を発生する手段と、該読出しアクセス要求に応
   答して、該主記憶装置から読出された間接アドレスベク
   トルデータの要素を順次該第２の手段に書込む手段とを
   有する第３項のベクトルデータ処理装置。 ５、それぞれ、間接アドレスベクトルデータの複数の要
   素をストアするための第８．第４の手段と、該第３．第
   ４の手段内の互いに対応する要素を同時に順次読出す手
   段と、該第３．第４の手段の８給をもとに演算処理をす
   る演算器と、該演算器出力を順次第１の手段に書込む手
   段とを有する第３項のベクトルデータ処理装置。